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1. A[31:3]# I/O Address（地址总线） n 这组地址信号定义了CPU的最大内存寻址空间为4GB。在地址周期的第一个子周期中，这些Pin传输的是交易的地址，在地址周期的第二个子周期中，这些Pin传输的是这个交易的信息类型。 2. A20M# I Adress-20 Mask（地址位20屏蔽） n 此信号由ICH（南桥）输出至CPU的信号。它是让CPU在RealMode（真实模式）时仿真8086只有1M Byte（1兆字节）地址空间，当超过1 Mbyte位空间时A20M＃为Low，A20被驱动为0而使地址自动折返到第一个1Mbyte地址空间上。 3. ADS# I/O Address Strobe（地址选通） n 当这个信号被宣称时说明在地址信号上的数据是有效的。在一个新的交易中，所有Bus上的信号都在监控ADS#是否有效，一但ADS#有效，它们将会作一些相应的动作，如：奇偶检查、协义检查、地址译码等操作。 4. ADSTB[1:0]# I/O Address Strobes n 这两个信号主要用于锁定A[31:3]#和REQ[4:0]#在它们的上升沿和下降沿。相应的ADSTB0#负责REQ[4:0]#和A[16:3]#，ADSTB1#负责A[31:17]#。 5. AP[1:0]# I/O Address Parity（地址奇偶校验） n 这两个信号主要用对地址总线的数据进行奇偶校验。 6. BCLK[1:0] I Bus Clock（总线时钟） 这两个Clock主要用于供应在Host Bus上进行交易所需的Clock。n 7. BNR# I/O Block Next Request（下一块请求）或（锁定下一个请求） n 这个信号主要用于宣称一个总线的延迟通过任一个总线代理，在这个期间，当前总线的拥有者不能做任何一个新的交易。 8. BPRI# I Bus Priority Request（总线优先权请求） n 这个信号主要用于对系统总线使用权的仲裁，它必须被连接到系统总线的适当Pin 。当BPRI#有效时，所有其它的设备都要停止发出新的请求，除非这个请求正在被锁定。总线所有者要始终保持BPRI#为有效，直到所有的请求都完成才释放总线的控制权。 9. BSEL[1:0] I/O Bus Select（总线选择） n 这两组信号主要用于选择CPU所需的频率，下表定义了所选的频率： 10. D[63:0]# I/O Data（数据总线） n 这些信号线是数据总线主要负责传输数据。它们提供了CPU与NB（北桥）之间64 Bit的通道。只有当DRDY#为Low时，总在线的数据才为有效，否则视为无效数据。 11. DBI[3:0]# I/O Data Bus Inversion（数据总线倒置） n 这些信号主要用于指示数据总线的极性，当数据总在线的数据反向时，这些信号应为Low。这四个信号每个各负责16个数据总线，见下表： 12. DBSY# I/O Data Bus Busy（数据总线忙） n 当总线拥有者在使用总线时，会驱动DBSY#为Low表示总线在忙。当DBSY#为High时，数据总线被释放。 13. DP[3:0]# I/O Data Parity（数据奇偶校验） n 这四个信号主要用于对数据总在线的数据进行奇偶校验。 14. DRDY# I/O Data Ready（数据准备） n 当DRDY#为Low时，指示当前数据总在线的数据是有效的，若为High时，则总在线的数据为无效。 15. DSTBN[3:0]# I/O Data Strobe Datastrobe used to latch in D[63:0]#n : 16. DSTBP[3:0]# I/O Data Strobe Datastrobe used to latch inn D[63:0]# : 17. FERR# O Floating Point Error（浮点错误） n 这个信号为一CPU输出至ICH（南桥）的信号。当CPU内部浮点运算器发生一个不可遮蔽的浮点运算错误时，FERR#被CPU驱动为Low。 18. GTLREF I GTL Reference（GTL参考电压） 这个信号用于设定GTLn Bus的参考电压，这个信号一般被设为Vcc电压的三分之二。 19. IGNNE# I Ignore Numeric Error（忽略数值错误） n 这个信号为一ICH输出至CPU的信号。当CPU出现浮点运算错误时需要此信号响应CPU。IGNNE#为Low时，CPU会忽略任何已发生但尚未处理的不可遮蔽的浮点运算错误。但若IGNNE#为High时，又有错误存在时，若下一个浮点指令是FINIT、FCLEX、FSAVE等浮点指令中之一时，CPU会继续执行这个浮点指令但若指令不是上述指令时CPU会停止执行而等待外部中断来处理这个错误。 20. INIT# I Initialization（初始化） n 这个信号为一由ICH输出至CPU的信号，与Reset功能上非常类似，但与Reset不同的是CPU内部L1Cache和浮点运算操作状态并没被无效化。但TLB（地址转换参考缓存器）与BTB（分歧地址缓存器）内数据则被无效化了。INIT＃另一点与Reset不同的是CPU必须等到在指令与指令之间的空档才会被确认，而使CPU进入启始状态。 21. INTR I Processor Interrupt（可遮蔽式中断） n 这个信号为一由ICH输出对CPU提出中断要求的信号，外围设备需要处理数据时，对中断控制器提出中断要求，当CPU侦测到INTR为High时，CPU先完成正在执行的总线周期，然后才开始处理INTR中断要求。 22. PROCHOT# I/O Processor Hot（CPU过温指示） n 当CPU的温度传感器侦测到CPU的温度超过它设定的最高度温度时，这个信号将会变Low，相应的CPU的温度控制电路就会动作。 23. PWRGOOD I Power Good（电源OK） n 这个信号通常由ICH（南桥）发给CPU，来告诉CPU电源已OK，若这个信号没有供到CPU，CPU将不能动作。 24. REQ[4:0]# I/O Command Request（命令请求） n 这些信号由CPU接到NB（北桥），当总线拥有者开始一个新的交易时，由它来定义交易的命令。 25. RESET# I Reset（重置信号） n 当Reset为High时CPU内部被重置到一个已知的状态并且开始从地址0FFFFFFF0H读取重置后的第一个指令。CPU内部的TLB（地址转换参考缓存器）、BTB（分歧地址缓存器）以及SDC（区段地址转换高速缓存）当重置发生时内部数据全部都变成无效。 26. RS[2:0]# I Response Status（响应状态） n 这些信号由响应方来驱动，具体含义请看下表： 27. STKOCC# O Socket Occupied（CPU插入） n 这个信号一般由CPU拉到地，在主机板上的作用主要是来告诉主机板CPU是不是第一次插入。若是第一次插入它会让你进CMOS对CPU进行重新设定。 28. SMI＃ I System Management Interrupt（系统管理中断） n 此信号为一由ICH输出至CPU的信号，当CPU侦测到SMI#为Low时，即进入SMM模式（系统管理模式）并到SMRAM（System Management RAM）中读取SMI＃处理程序，当CPU在SMM模式时NMI、INTR及SMI#中断信号都被遮蔽掉，必需等到CPU执行RSM（Resume）指令后SMI#、NMI及INTR中断信号才会被CPU认可。 29. STPCLK# I Stop Clock（停止时钟） n 当CPU进入省电模式时，ICH（南桥）将发出这个信号给CPU，让它把它的Clock停止。 28. TRDY# I/O Target Ready（目标准备） n 当TRDY#为Low时，表示目标已经准备好，可以接收数据。当为High时，Target没有准备好。 29. VID[4:0] O Voltage ID（电压识别） n 这些讯号主要用于设定CPU的工作电压，在主机板中这些信号必须被提升到最高3V。 #1 |
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