创维 5D30机芯数字板介绍（三）

MC574HC4046A介绍（MC74HC4046A）

   MC574HC4046A金属门控CMOS设备。输入兼容标准CMOS输出；到上拉电阻，它们还兼容LSTTL输出。MC74HC4046A相位锁定的环路（PLL）包括三个相位比较器，一个电压受控的振荡器（VCO）和不变增益的运算放大器DEMOUT。比较放大器有两个一般信号输入：COMPIN和SIGN。两输入信号可被直接使用：耦合到大电压信号或通过一个串联电容耦合到小电压信号。自偏置电路调整小电压信号在放大器的线性区域。相位比较器1（一个专用的或门）提供一个数字误差信号PC2OUT和在SIGN和COMPIN信号间是中心频率正得到90度相位变化（50%占空比）相位2（导引）到传感器逻辑提供数字误差信号PC2OUT和PCPOUT并在SIGN和COMPIN信号的电压。电容和连在CIA，CIB，R1，R2引脚的电阻检测。不变增益运算输出DEMOUT信，它使用 了一个外接电阻，在此VCOIN信号是需要的，但没有负载被允许。抑制输入，当为高时，禁止VCO和所有运算放大器以达到最小待机功耗，其应用范围有FM（和FSK0调制和解调，频率合成，频率倍增，频率鉴别，音频解码，数据同步和调整，电压到频率转换，马达速度控制。

电压受控的振荡器/解调器输出。

VCO必须两个或三个外部元件一完成工作。VCO 及其外部元件电路如下图所示，电阻R1和电容C1被选择用于确定VCO的中心频率。如果R2被省略VCO范围从0Hz开始。通过增加R2的值PLL的锁定范围被增加，增益（Volts/Hz）被减小。从而对于一个窄的锁定范围，在电流，被映射的电流驱动一个外部电容。一旦电压通过电容充电达到比较器的Vref，振荡逻辑倒转此电容。这导致反射器充电此电容的反相边。从内部逻辑输出，即得到VCO输出。输入到VCO的是一个很高电抗输入，这样将not  lode  down环路滤波器，使滤波器设计更为容易。为使信号在VCO输入容易使用而不降低环路性能，VCO输入电压通过一个不变增益的运算放大器缓冲到解调器输出。此运算放大器可驱动50欧或更多负载，并提供没有负载影响VCO输入电压，一个抑制输入被提供允许VCO和所有运算放大器的禁止，如果内部VCO 没有被使用，这是有用的在抑制端一个逻辑高禁止VCO和所有运算放大器，最小化待机功耗。VCO的输出是一个标准高速CMOS输出（具有一相当于10个LS—TTL  fan输出）VCO输出近似是一个方波。此输出可被直接地送到相位比较器的COMPIN或送到外部预定标准（计数器）去使能频率合成VCO 逻辑框图如下：

   相位比较器

   三个相位比较器都有两个输入：SIGN和COMPIN有一个特殊的直流偏置网络，此网络使能输入信号的交流耦合。如果信号不被交流耦合，标准54HC/74HC输入电平 是必须的。这些比较器的输出基本上是标准54H/74HC输出（比较器2是三态的）在标准工作中VCC和地电压电平被送到环路滤波器。  着不同于一些相位检测器要提供一个电流到环路滤波器和在设计中一定要被考虑。相位比较器逻辑框图如下：

相位比较器1

此比较器是一个简单的XOR门（与54/74HC86相似），它的工作类似于一个过载的有补偿的调制器。为最大化锁定范围，输入频率一定要有一个50%占空比，相位比较器的输出送到环路滤波器，（它平均此输出电压）。PLL将根据它锁定频率范围可以与锁定范围一样大，它等于VCO频率范围。当两个方波被提供此比较器，一个波形（它的占空比取决于两信号间的相位差）产生。随着相位差的增加，输出占空比增加。环路滤波器之后的电压也增加当PLL输入频率增加是为了实现锁定，VCO输入电压一定要增，COMPIN和SIGIN之间的相位将增加。当一个输入频率等于fmin时，VCO 输入为0。着要求相位检测器输出被短接到地，因此，两输入信号一定要同相。当输入频率是fmax时，VCO输入一定是VCC同时相位比较器分量。例如，一个信号2调节VCO频率时间，结果一个等于VCO频率跟踪。占空比相同的信号输出。不同点为2f取样品的输出频率的其它 样品的两倍。环路滤波器和VCO范围一定是被设计防止锁定到谐波分量。PLL用的相位比较器1典型波形如下：

相位比较器2：

此检测器是一个数字存储器网络。它由四个触发器一些门逻辑，一个三态输出和一个相位脉冲输出组成。此比较器网络。它由四个触发器一些门逻辑，一个三态输出和一个相位脉冲输出组成。此比较器仅在输入信号的本极性沿动作，并独立于占空比。相位比较器2按比方式工作以使PLL输入锁定于0相位差（VCO输出和信号输入正极性波形前沿之间）首先假定设SIGIN领先COMPIN，这意味着VCO的频率一定要被增加以使他的领先沿进入适当的相位补偿。从而相位检测器2 输出被设为高。这将导致环路滤波器充电VCO输入，增加VCO频率。一旦COMPIN前沿被检测，输出成为三态，保持VCO输入处在环路滤波器电压。如果VCO还是延时SIGIN，那么相位检测器将又一次充电VCO输入以得到时间（两波形波的前沿之间的时间）。如果VCO 导引SIGIN，然后当VCO 的前沿被看见（出现），相位比较器的输出变低，直到SIGIN的前沿被检测（此时间调整输出时间）又一次禁止它自己，这放电环路滤波器，这slowing  down  vco以再次使两波形有一致的上升沿。当锁相环滤失锁时，VCO将工作在慢于SIGIN或快于SIGIN。如果它较慢相位检测器将看到更多SIGIN上升沿因此相位比较器是输出将一大半时间是高，升高VCO的频率。相反地，如果VCO工作块于SIGIN检测器的输出在大多数时间低，VCO 的输出频率将被增加。可见当PLL锁定时，相位比较器的输出将被禁止除了波形前沿较小的校正。当PC2是三态时，PCP输出遍及整个VCO频率范围，COMPIN和SIGIN之间没有相位差。PLL的锁定范围与捕获范围相同。最低的功率被消耗在环路滤波器中，自从锁定此检测器为输出为高阻抗后。当没有SIGIN存在时，检测器将仅能见VCO的前沿，于是比较器的输出将保持低，使VCO成fmin相位比较器对噪声更灵敏，将导致PLL非锁定。如果一个噪声脉冲在SIGIN被发现，比较器把他看做另一个SIGIN是正极性沿，并将导致输出变高（起到VCO前沿被看见），潜在于一整个SIGIN周期。这将导致VCO速度升高在那时，当使用PC1相位比较器输出将被干扰（仅在噪声信号的持续期间），将导致更小干扰不适合。相位比较。

相位比较器3

这是一个正极性前沿触发器的连续相位检测器（它使用—RS触发器）当PLL将使用此比较器时，环路受控于正极性信号过读段，SIGIN和COMPIN的占空系数不重要，当SIGIN沿领先COMPIN，flop被设定。这将充电环路滤波器，并导致VCO快速上升使比较器相位于SIGIN一致，SIGIN和间的相位有从0度到360度。Fo时为180度PC3的电压漂移大于PC2，但结果有更多被在信号中到VCO。当没有SIGIN存在是VCO将被强制成fmax。当PC2被使用时VCO将被强制成fmin，三相比较器的工作性能一定被比较器（系统设计的需要和适当的一个要被使用。相位比较器3典型波形如下：

SDA9361介绍

   SDA9361是一高度集成的用于标准或双倍行和场频彩色电视接收机的偏转控制器，它控制一个用于一回扫行扫描输出级的行驱动电路。一个直流耦合的场锯齿波输出级和一个东/西光栅校正电路。所有调整输出参数都是I²C总线控制的。输入是HSYNC和VSYNC，HSYNC信号是用于内部系统的基准，它包括1和2 个控制环路。

   SDA9361的功能特点如下：

   偏转—保护—16︰9/4︰3

   不需要外部时钟

   PLL

   所有偏转参数由I²C总线调整

   全部EW—，V—和H—功能

   PW  EHT补偿

   PH  EHT 补偿

   行相位偏差的补偿

   上部/下部EW—corner校正分别调整

   V—angl校正：场频线性调制（行相位的）

   V—bow校正：行相位的场频抛物波调制。

   三减少的V—scan模式（75%，60%，50%场幅）调整（仅用2bit）

   用于普通作用的行频PWM输出信号

   行和场消隐时间调整

   部分上面调整去隐藏cut—off控制测量扫描线（在减少的扫描模式）

   场偏转停止/开始的调整以适于超过16/9屏幕（具有不同letterbox格式不扰动上面     overscan扫描）

   控制信号扫描作为OSD，PIP等的场中心基准。

   用于NTSC，PAL，MNSE制式ATV标准，HDTV标准和双扫描频率。

   场频/在192-680间每场扫描线数的自适应用于每一可能的扫描频率

   EHT超越保护（X射线保护）

   场偏转未捕捉到保护（CRT保护）

   行输出级的可选是软启动 

   芯片内时钟产生

   5V供电电压

   SDA9361模块框图如下：

   SDA9361功能说明

   SDA9361主输入信号标准或双行频的HSYNC和场频为50/100Hz的VSYNC ，VSYNC在一个噪声抑制电路中被处理用于使能同步（通过更厉害的传输）

   行输出信号HD补偿扫描输出级的延迟，它的相位可被调制场频以消除场光栅扫描线（V—Bow，V—Angel）的行失真时间基准在行逆程脉冲的前沿和后沿的中间。一个正极性HD脉冲关断行输出晶体管。最大行逆程脉冲的前沿和后沿中间。一个正极性HD脉冲关断行输出晶体管最大行变化约405S（对于1倍行频）或2.25S（2倍行频）。4：3或16：9的显象管通过适应光栅到源信号光栅比率可使用。

场输出锯齿波信号VD-和VD+控制一个直流耦合的输出级可被禁止。相当的消隐信号通过IC释放可被使用。

东/西输出信号E/W是一个四阶段场频抛物波。使能一个额外的角校正，分别作用上部和下部。

脉宽调制的行频输出信号PWM可任意的使用。它可在1到215间被调制，步长宽度为4*Th/864。

输出D/A获得一个变化的直流信号用于普通作用。

画面宽度和画面高度补偿依据输入信号ABL处理束流和影响输出E/W和VD以保持宽度和高度恒流并不变亮度影响。

校准信号系数行移相补偿使能去调整输入信号ABL在行相位上的效应。

接收机的run  up时间，可选的startop电路通过平滑减小行输出晶体管转换频率降到标准工作范围控制哈功能输出级的能量供给。HD起始于双倍行频并趋向在85us以内作为它的结束值。高时间被保持常量。标准工作脉冲比H/L是45/55。

保护电路监视一个EHT基准和场输出级的锯齿波如果EHT接近一个确定的门限值或场偏转的输出级的锯齿波如果EHT接近一个确定的门限值或场偏转故障时，行输出级被关断。

电路说明

HSYNC 是一个数字PLL的基准信号。此PLL产生一个时钟，此时钟是相位被锁定到输入行同步脉冲行同步脉冲是必需的，图示如下：

输入信号首先被送到一个A/D变换器。转换产生一个6bits标定频率为27MHz的信号数字PLL使用一个低通滤波器以得到确定的斜度用于计算内部时钟和外部行同步脉冲之间是相位误差。通过数字PI滤波一个增量从这的到。PI滤波通过I²C总线VCR设定以便与TV或VCR模式有关的PLL的lock-in性能是最佳的况且对于 不同行频通过5I²C总线位（INCR4----INCR0）去适应标定频率是可能的。一个额外的总线位GENMOD提供使用PLL作为一个频率发生器（它的频率通过INCR位控制）的可能，一旦一个增量已被的到（从PI滤波器或I²C总线），它可被用于控制数字时序振荡器（DTO），DTO产生一个频率与增量成比例的锯齿波。锯齿波被转换成一个正弦波时钟通过sin  ROM‘S，D/A变换器被用于一个模拟PLL（它按2或4倍频），并最小化保留有不稳定。这种方式中，必要的线锁时钟被提供去操作部分电路的其它功能。如果设有HSYNC在引脚35，系统保持的瞬间频率约2040行，并紧接着复位PLL到它的标准频率。状态CON指示PLL的锁定状态。

系统也提供一个稳定的HS脉冲用于内部使用，内部脉冲和外部HSYNC之间的相位通过I²C总线位HPHASE可调整，它可被转换到一TV扫描范围。

一个外部时钟（CLKI）通过引脚选择（CLEXT=H）可被提供。时钟频率一定要是864×f_HSYNC。外部时钟模式不能33.75KHz和35KHz行频一起使用。

为得到有效的噪声抑制，VSYNC首先一定要通过一个触发脉冲电路然后在一个惯性逻辑电路处理。触发脉冲电路通过允许一个VSYNC脉冲（从它的预处理器出来）按照一个最小扫描线数。两后来的VSYNC的行周期数被存储并检测（在n个检查之后）接下来的场周期（内部同步）如果内部和外部VSYNC之间的不一致被检测，在一个确定数目的场周期相对外部同步信号的一个后两之后系统转换，并且检测被重新开始。

影响输出信号的形状和幅度的值通过I²C  总线作为简化的二进制值被传输到SDA9361。一个CPU专门设计用于在一个运行结构中的速度常识预测恰好代表输出信号的关于反馈信号值（如ABL）。这些值在D/A变换后控制外部偏转和光栅校正电路。CPU锁定程序语言被存储在内部ROM中。

复位模式

在power---on/off或引脚RESN有一个低电平时电路被完全复位。在sandly工作期间部分电路不受影响其时序框图如下︰

a）对场消隐时间影响范围：STE=0时，16---127（绝对值）。STE=1时，0----127（相对值）

b）    对场消隐时间（如果禁止时）默认值：STE=0时。21（绝对值），STE=1时8（相对值）

c）对启动场扫描的影响范围：STE=0或STE=1 NSA=1时，2---127（绝对值）。 STE=1且NSA=0时，—127—128（相对值）。

d）    对场扫描影响范围（总宽度：10bit）：160—684行。

e）对场扫描等于如果场扫描控制值的作用源信号的行数被减小的默认值（如果被禁止）例如：输入信号是每场的262行，起始扫描8行，那么扫描262-8=254行。 

Defelction   Controlo包括如下位：

VOFF︰Vertical  off.  0︰标准垂直输出，1︰场锯齿波被关断，场保护被禁止。

STDBY︰standty  mode  0︰标准工作方式 1︰stand—by模式（所有内部时钟被禁止）。

2FH；行频宽度   0︰低范围行频（14900Hz—17650Hz）  1︰高范围行频（29800Hz—35300Hz）

DB：消隐禁止   0︰行和场消隐使能  1︰行和场消隐被禁止。

RABL：ABL输入范围  0︰2V—3V  1︰0V—4V。

VR1—VR0：场幅的增减  00︰100%， 01︰75%，10︰66%，11︰50%。

HDE：HD使能：0︰行关断，1︰行启动。

Defection  Control  1包括如下位：

NSA：设自适应  0 ︰自适应于    1︰自适应关

STE：扫描时间使能  0︰场扫描宽度0和1控制项被禁止   1︰场扫描宽度和控制项使能

GBE：Guard  band使能  0︰guard  band控制项被禁止  1︰控制项使能。

SRSE：start  reduced  scan使能  0︰start  reduced   scan控制被禁止  1︰控制被使能

SSE：开始扫描使能  0︰被禁止   1︰使能

BSE：消隐选择使能  0︰消隐时间控制项被禁止  1︰使能

Verical  sync  control   Byte包括下列位：

SSC:设定VBC的沙堡脉冲  0︰输出有VBL成分的SCP。1︰输出设有VBL成分的SCP

NR：噪声抑制  0：设有经过噪声抑制的场同步信号被检测到时每场的三个数。

Internal  PLL  Control  byte包括下列位

HSWID︰HSYNC的最大高度  0︰6.1（低FH范围）3.1（高FH范围）  1︰8.8S（低FH范围）4.0S（高FH范围）

GENMOD：时钟发生器模式  0：标准PLL模式  1：发生器模式（固定的频率输出，受INCR控制）

VCR；PLL滤波器被优选   0：TV模式   1：VCR模式

INCR4---0：标准PLL输出频率，用于低FH范围：INCR=INT{（FH*110592）/24.576（MHz）-64625}

高FH范围：INCR=INT{（FH*55296）/24.576-64.625}

Universal  RegiSter1（前地址45H）包括如下位：

NOISYVCR：在VCR模式中输入信号噪声的处理。0：标准处理  1：加强处理。

Universal  Register 3（副地址47_H）包括如下位：

KILL----IIP：顶脉冲干扰抑制  0：不抑制  1：抑制

TC—3RD：第三时间常数  0：慢VCR时间常数  1：快VCR时间常数。

Internal  Voltage  Ref  .Control  Byte包括：

BANDG4----BANDG0:内部带隙基准的调整  10000基准输出电压最小，01111：最大典型调整是0.5V。

BANDG OFF：带隙关断  0：从V_REFP的到V_REFH，V_REFL（内部）

                       1：在V_REFP，V_REFH，V_REFL上的外部准被应用。

BANDG4OFF：Bandgad4V关断。0：内部带隙基准被用于V_EFP

                              1：在V_REF上的外部基准被应用。

VPON:场保护开0：场输出级标准工作方式，  1：VPROT输入不正确的信号行被关断

CON：一致不  0：行一致被检测  1：没有行一致被检测

PONRES：power---on-----Reset  0：在总线控制者已读状态位  1：在每一被检测到的复位

D/A：此项直接控制一个6bit  D/A变换器，D/A输出可用作一般用途。

Start  Vertical  Scan：如果被使能（SSE=1）此控制项确定场锯齿波，东/西抛物波和用于场调制输出HD必须的功能的计算的起始。

Vertical  Scan （Width0  width1）：此控制项的总宽度为10Bit，因此需要两个寄存器，如果被使能（STE=1），它确定场扫描的持续时间，当场周期比start  vertical  Scan和Vertial  Scan和Vertical Scan只和有更多行时，用于HD停止必须的场锯齿波，东西抛物波和场抛物波为计算，以便对应输出信号在下一场同步脉冲来之前保持不被改变。

Guard  Band：此控制项对优选的自适应是有用的，在连续场中的不同行数视频信号一定不起动自适应过程。但转换两不同TV制式一定改变场锯齿波的陡度以得到一直相同的幅度（自适应）为避免改变每场行数的TV系统具有自由转动问题四连续的平均值计算。如果这些平均值的偏差小于或大于Guard  Band，没有自适应产生，当偏差超过Guard  Band时，场陡度被改变。

Start  Reduced  Scan；如果被使能（SRSE=1），此项确定场锯齿波被计算的D/A变换的起始。从场逆程是起始到通过start  Reduced  Scan确定的行输出信号VD+，VD-保持被改变，其它输出不受影响。

Vertical  EHT  Compensationñ此项依据输出VD+和VD-上输入信号ABL控制束流的效应，VD+和VD-峰峰的变量V_VDPP=V_ABL×场EHT补偿/2048×0.57（RABC=1），系数0.57取决于V_REFP，V_REFH，V_REFL。如果场EHT补偿=0，输出VD+和VD-于输入信号ABL无关。

Horizontal  EHT  Compensation：此项控制输入信号ABL在输出E/W的作用。C_EW=V_ABL×行EHT补偿/128×212（RABL=1），V_EW是E/W输出电压的变量 V_ABL是呆ABL 输入电压的变量。系数2.12取决于V_REFP，V_REFH，V_REFL。如果EHT补偿为0，输出E/W与输入信号ABL无关，AFC  EHT  Compensation：通过此控制项，高束流导致的行相位偏差可被限制，依据输入信号ABL的束流通过AFC  EHT  Compensation被按比例放大，此控制项Verticalangle，Vertical  bow和horizontal  Shift，它会在输出HD导致行相位变化：V_AB

AFC  EHT补偿/64×52/864×FH（RABL=0）VABL×AFC  EHT补偿/256×52/864×FH（RABL=1）Vertial  Blanking  Time  CVBT）：VBT确定场消隐脉冲VBL它是输出信号SCP的一部分，VBL被同步于HSYNC的前沿，它是起始和终止于扫描的起始并从不会在中心。