创维 5D30机芯数字板介绍（二）

行和场消隐

在行和场消隐期间，数字和模拟输出被强制到一个固定值在YUV模式中，接下来的值被用作U和V：U=512和V=512。亮度信号Y的消隐电平通过CONTROL2寄存器的位6的可编程的。当此位是0时，一蓝屏被显示。输出彩色按Y=140 ，U=848 ，V=456确定。

彩色Spact转换

在通常显示期间，彩色Space转换通过CONTROL2寄存器控制器控制。其中有四种可能的模式：用于TV的RGB，用于PC的RGB，YUV和Y（R-Y）（B-Y）在TV时R=y+1.371*（V-512），G=y-0.689*（V-512）-0.336-（U-512），B=y+1.732*（U-512）；在PC时，R=1.164*（y-64）+1.596*（V-512），G=1.164*（y-64）-0.83*（V-512）-0.392*（V-512），B=1-164*（y-64）+2.017*（V-512），Yq=y，UQ=1023-U，VQ=1023-V。

DAC

对于Y U V，从数字转向模拟被独立地完成。此转换使用电阻连接低阻抗缓冲器。最小输出是200mV，目的是减小整体非线性误差。模拟信号（没引到输出脚）在0.2-2.2V之间浮动。每一D/A变换器有它自己的供电和地引脚，以便于去耦。基准电压是1.23V，连接到COMP引脚的补偿电平被假定在0.5uF，被连接到RSET引脚电阻是147欧，被连接到1/0的导引电阻等于75欧。

存储器控制器

存储器控制器连接NV320到外部SDRAM/SGRAM。标准SDRAM/SGRAM存储四个连续视频场。一个可能的结构是一个具有32-bit数据总线，2槽组织和16M总存储量的3.3VSGRAM设备。这种组织通常地被移作接口槽32-bit256K-word另一方面，带16-bit数据总线的2-SDRAM可被使用。当复位时，存储控制器产生需要的命令去初始化SGRAM/SGRAM

SGRAM/SDRAM准备管理来自NV320的存储请求噪声，抑制控制器使用16-bit页面分帧方式访问存储器。显示时序控制器使用32-bit页分帧方式访问存储器。

滤波器

NV320使用滤波器去控制噪声抑制原理图如下：

运动自适应噪声抑制对于亮度信号和色度信号是相同的运动检测器，从输入视频数据和场存储数据产生运动电平。输入视频数据，在被运动检测器分析之前可被一个简单的5行FIR滤波器低通滤波器其变量KIMDETO，KIMDET1，KIMDET2设定门值运动电平上而确定它们将运动范围分为四个存储区。其变量是MDTHRO，MDTHR2，MDTHR2值范围：0-25默认为；MDTHR0=3。MDHTR1=6MDTHR2=10参数：0≤MDTHR0<MDTHR1<MDTHR2≤255基于当前的运动电平，四个噪声抑制滤波器中的一个被选择，寄存器KNRFO，KNRF1，KNRF2，KNRF3可编程变量控制这些运动自适应噪声抑制滤波器。变量控制相当的噪声滤波器滤波被用于每一运动存储区1。变量KNRF0，KNRF1，KNRF2，KNRF3，值范围：0—255，默认值：KNF0=84，KNRF1=84。KNRF2=104，KNRF3=128，参数：0≤KNRF0<KNRF1<KNRF2<LNRF3≤255。

峰化滤波器

峰化滤波器改善亮度信号的频率响应。三个滤波器适用于亮度信号，即通过滤波器带通滤波器和低通滤波器。这些滤波器输出通过增益系数加载，并一起被计算增益系数通过寄存器，KHPW，LBPW，KLPW，分别地可编程。滤波器导式是：y=（KHPW*Yhp+KBPW*Ybp+KLPW*Ylp）/4，其变量是KHPW，KBPW，KLPW，值范围：KHPW，KBPW：0-31，KLPW：0-15。默认值KHPW=4，KBPW=4。峰化滤波器原理图如下

   去隔行扫描

   去隔行扫描处理电路转换多隔行的视频场成为一个逐行视频帧，它基于3D运动补偿和非线性内插算法。输入视频数据在通道运动检测器分析之前可被一个简单的5行FIR滤波器低通滤波器。其变量：KDMDETO，KDMET1 ，KDMET2，值范围：0-31，默认为：KDMDET0=6，

KDMDET1=4，KDMDET2=1，一个运动补偿在去隔行处理上的作用。其变量；KDEINT；，值范围：0-25，默认为：25系数：0←25→255，简单的内插可被用场修正，或条件的（角）内插可被用于改善边沿的重显。它控制于一个斜的（角）内插门限值，它设定运动需要的最小值（以用于算法），其变量AITHR，值范围：0-255，默认值：8。

数字彩色瞬态补偿。

数字彩色改善瞬态模块通过用一个陡峭的瞬态信号替换慢的彩色瞬态信号去改善提高图象锐度。当DCTI=0，此项功能被禁止。CTIM=0用于低带宽输入（如4：1：1视频），CTIM=1用于带宽输入（如4：2：2视频。其变量：DCTI，CTIM，CORING3值范围：DCTI：0-7，CTIM：0，1，CORING3：0-15默认值：DCTI=0，CTIM=1，CORING3=8。

饱和度控制

饱和度是彩色的相当一部分如一高饱和的红色看起来像粉红色。SAT寄存器是5-bit可编程的。饱和度方程式独立地被提供用于4：4：4  U和V 通道。

黑电平延伸

黑电平延伸降低情景黑色部分的电平以增加与亮度部分之间的对比度变量BLS，BLST，值范值BLS：0-3 BLS：0-255，默认值：BLS=0，BLST=0。

主接口

主接口提供可编程控制能力以允许调整，校准和每一辅助系统的智能控制。NV320通过一个工业化标准I²C总线与主机通讯，通讯协议通过固定I2C3W引脚为逻辑“LOW”选择。I²C控制总线接口是一字节定向的串行总线，其中最有意义的位一直最先被传送。每一被传送字节一定要通过信息接收器标准为确定（Acknowledge）或“not acknowledge”,因此对每一个字节传送要用9块，标准模式（lookb/see）和快模式（400Kb/see）时序被提供，400Kb/see模式必须50ns假频（用于正和负极性加频信号）.

IC寻址和数据格式

此设备的IC寻址有3部分，最先5bits被固定到（01101）b。下面位可编程的并一定匹配引脚（SAI1：0）。Bit0S  读/写位。IC寻址和数据传输格式图示如下：

数据转移（读/写）

一个寄存器写操作至少由三个字节组成，最先字节是IC寻址。接下来的是副地址，一个或多个数据字节。最先的数据字节将被导入顺序的副地址。一个寄存器读必须两个交换（在控制总线上）。最先的交换类似于一个写操作。但没有数据传输，此步将写必须的副地址进入内部地址指针。下一个交换从NV320读出的一个多个字节，它起始于最先的交换中的副地址设定。此交换的首字节是IC地址（有读为设置），第二后来的字节如果有从NV320读数据，最后字节通过I²C控制主导装置被发送信号（返回一个“notacknowledge作为一个数据字节交换通过NV320）I²C总线读和写周期如下：

寄存器分配

NV230寄存器设置被映射到I²C控制接口的256-byte副地址。用于每一辅助的副地址分配见下表（所有没列出来的副地址是被保留的）。

IS42G32256介绍

IS42G32256是一构成为256K  words（字）x32bits（字节）x2bamks（槽）的高速，16-Mbit  CMOS工艺制造的SGRAM，其所有输入和输出信号被XX时钟的上升X同步，可编程的模式寄存器和特殊寄存器提供一个读或写1，2，4或8字X或一具有脉冲络上选择的X脉冲亮度的选择，SGRAM性能由于有写每X（WPB）和八栓面的决写功能和X加强。

时钟Clock(CLK)

时钟输入被用作SGARM工作的基准，所有工作被同步于时钟的正的现行沿，时钟转换一定要在     V_IL和 V_IH之间X调的，在（工作X） CKE离电平期间所有输入被假定处在有效的状态（低电平或高电平），在起始和保持时间（在时钟的正沿）的期间得到恰当的运数和 Icc（电流）特性曲线。

时钟使能Clock Enable(CKE)

时钟使能（CCKE）通时钟到达SGRAM。如果CKE同步地随着Clok变低，内部时钟自从下一时钟周期悬挂起来，输出状态和X间地址被冻洁（只要CKE保持低电平），所有基本输入从下一时钟周期（在CKE变为低电平后）起被忽略，当两槽处于空闲状态和CKE与时钟同步地变低时，SGRAM从下一时钟周期进入power down模式,SGRAM只要CKE保持为低电平在power down模式中忽略其它输入。Power down退出同步于内部时钟被悬挂，当CKE先于时钟的离的现行沿要离秒“tss+Iclock”，那么SGRAM从同样的时钟沿接收全部输入命令。

槽选Bank Select(A₁₀)

此SGRAM由两个独立的262144Words X 32bits存储阵列的槽组成，A₁₀输入被XX在RAS和 CAS 的要求的时间X选择槽用于工作，当A₁₀被置为低电平时，槽月被选择，当 A₁₀被锁定在高电平时，槽月被选择，槽选择A₁₀被锁定C在槽激活，读、写、模式寄存器被设定和预充电。

地址输Address Inputs(A₀-A₉)

18个地址位（bits）被请求用于译码262144字定位被多路复用或+地址输入引脚(A₀-A₉)，10-bit行地址被锁定（与RAS 和A₁₀一道）在槽激活命令期间， 8-bit列地址与CAS ，WE 和A₁₀在读或命令期间一道被锁定。

改工作和设备在选择（NOP,Device Deselect）

当RAS、CAS和WE显高电平时，SGRAM执行非工作（NOP），NOP不发动任何新操作，但需要去完成要更多单时钟周期的操作，如槽激活、脉冲读、自动X新等，设备去选择也显—NOP，并通过认定CS为高电平而被加入，CS高电平禁止命令译码器以便RAS，CAS，WE，DSF和所有地址输入被忽略。

Power-up

Power一定被提供到CKE和DQM输入以便定X为高电平中，基X引脚在输入前或与VDD一道情况下是NOP状态，时钟信号一定也在同时被认定；在V_DD到达必要的电压之后，一个X小为200ms的脉冲（在NOP状态下）和输入是必须的；西槽一定被充电；完成一个最小2个自动刷新周期以稳定内部电路；完成一个模式寄存器设定周期以设计CAS等待时间，脉冲亮度，脉冲类型，模式寄存器的默认值是不确定的。从模式寄存器设定周期的一个时钟周期的结束，设备预备工作当上述条件被power-up，全部输出将处于高阻抗状态，高阻抗输出在其它power-up条件中不被保证。

模式寄存器设定（MRS）

模式寄存器存储用于控制SGRAM的不同工作模式的数据，它设定CAS等待时间，脉冲类型，寻址，脉冲（亮度段），测试模式和不同的卖主特殊要求，以使SGRAM（在不同应用中）非常实用，它没有默认值，需要在power-up之后写入,它通过CS，RAS，CAS，WE和DSF为低电平确定，此时地址引脚A₀-A₉和A₁₀都要变低电平，完成与需要一个时钟周期，在工作期间只要两槽处于空闲状态，模式寄存器内容使用同样的命令和时钟周期可被改变，模式寄存器依据函数被分成不同区域，脉冲（亮度段）使用A₀-A₂脉冲类型使用A₃，CAS等待时间，A₄-A₆，A₇-A₈和A₁₀用于特殊客户或测试，写脉冲段使用A₉编程，A₇-A₈和A₁₀在标准SGRAM工作方式中一定要改为低电平。

槽激活

槽激活命令被用于选择在一个空闲槽的一随机行，通过认定RAS和CS为低电平，以及必要的行和槽地址，一行访问被初始化，读或写操作在槽激活之后的一个最小TRCD的时间延时后可实现，TRCD是SGRAM内部时序答数，它取决于工作时钟数率，在槽激活和读或写命令之间需要的最小时钟周期数，通过等分TRCD（最小）（和时钟的周期时间一起），然后四舍五入此结果到下一更高的整数，SGRAM在同一芯片中有两个内部槽，它们共享部分电路以减小芯片面积，因此严格限制槽的激活，在SGRAM的每一槽识别期间也产生噪声，它需要在另一槽真正被识别

 前有一段时间用电源去覆盖噪声，TRRD是规定两槽激活之间必须的最小时间，两不同槽激活必须的时钟周期数类似TRCD规定的计算，用于槽激活，初始化识别和存储，动态cells的完成行必须的最小时间通过TRAS(min)确定，它的计算类似于TRCD。

脉冲读

脉冲读命令被用于在一个激活的槽中来自一个激活行的连续时钟周期数据的脉冲，脉冲读命令通过认定CS，RAS为低电平，WE在时钟正的前沿为高电平时发出，在脉冲读命令被发出前至少TRCD（min），槽被激活，最先输出在脉冲读命令发出之后，CAS等待的时钟周期数来自脉冲读命令的脉冲段，脉冲序列和等待时间通过已经编程模式寄存器确定，脉冲读在任何激活行的列地址可被初始化，如果初始化地址不是起始于一个边界（如每一输出数X等于模式寄存中编程的脉冲段）、地址会被覆盖、输出在脉冲的结束变成高阻抗，除非一个新脉冲读被初始化，以保证数据输出间断，脉冲读不被确定，通过发出另外一个脉冲读或写（在同一槽中或其它激活槽或一个预充电命令到相同槽）脉冲停止命令对所有脉冲段都是有效的。

脉冲写

脉冲写命令类似于脉冲读命令，它用于写数据到SGRAM中（在相邻地址中的连续时冲周期），它取决于脉冲段和脉冲序列，通过认定CS，CAS，WE为低电平和有效的列地址，一个写脉冲被初始化，在脉冲写命令相同的时钟周期中，数据输入被提供用于初始化地址，输入缓冲器在脉冲段的结束被去选择（即使内部写可能还没完成），脉冲写通过发送一个脉冲读和DQM（用于在相同或其它激活的槽中的blocking数据输入或脉冲写）被确定，写脉冲也不通过使用DQM（用于blocding数据）和预充电槽“TRDC”在最后数据输入列被写入的激活行。

DQM工作X式

DQM被用作掩码输入和输出，它工作类似于OE工作期间，在写工作期间抑制写、读等待时间与DQM相差2个周期，O周期用于写，这意味着DQM掩膜在读周期于两个周期之后，在写周期期间存在于相同的周期。DQM工作与时钟同步，DQM信号（在SGRAM中）在脉冲写、中断和读或预充电期间很重要。DQM工作是要求极高的，以保证在完成脉冲写请求时避免不想要的或不能完成的写，这归结于内部异步写的特征，DQM被用工作设备选择和总线控制（在一个存储器X优中）。DQM₀控制DQ₀~DQ₇，DQM₁控制DQ₈~DQ₁₁₅，DQM₂控制DQ₁₆~DQ₂₃，DQM₃控制DQ₂₄~DQ₃₁ ，DQM通过一个字节掩膜DQS（不管相应的DQS处于WPS掩膜或像素掩膜状态）预充电。

预充电通过确认CS，RAS，WEA为低电平，和有效槽的A₁₀被预电而实现，预充电命令在TRAS（min）满足槽激活命令(在必须的槽中)之后的任何时间被确定。“TRP”是预充电一个槽必须的最小时间，完成行预充电必须的最小时钟周期数通过除以“TRP”和时钟周期时间并四舍五入到下一更高的整数被计算，注意确认脉冲写被完成或DQM被用于抑制写（在预充电命令被确定之前）。任何槽可被激活的最大时间通过TRAS（max）确定。因此，每一槽从槽激活命令开始在TRAS(max)中一定被充电。在预电的结束，槽处于空闲状态，X准备再次被激活，反当面槽处于空闲状态时，Power Down，Auto refresh，Self refresh和模式寄存器设定等是可能的。

自动预充电

预充电也可通过使用自动预充电实现。SGRAM内部产生时序以满足TRAS(min)和“TRP”用于编程的脉冲段和CAS等待时间，自动充电命令在通过确认A₉为高电平X脉冲写的同时被发送。如果脉冲读或写命令在A₉为低电平时发送，槽退出激活直到一个新命令被确定为止，一旦自动预充电命令被给出，没有新命令是可能的结局部槽直到槽处于空闲状态。

两槽预充电

通过使用预充电全部命令命令两槽在同时间正被预充电，确认CS，RAS，WE为低电平和A₉为高电平（在所有槽正被满足TRAS（min）需要之后）实现两槽预充电，在完成预定电全部之后的TRP的结束，所有槽处于空闲状态。

自动刷新

SGRAM的存储盒每32ms需要被刷新，以保持数据，一个自动刷新周期完成存储盒的一单行的刷新，内部计数器在每一刷周期自动地增加以刷新所有行，一个自动刷新命令通过确认CS，RAS，CAS为低电平和CKE，WE为高电平被发送，自动刷新命令反在槽都处于空闲状态，和设备不在power-down模式被确认，完成自动刷新工作必须的时间通过TRC(min)确定，必须的数小时钟周期通过除TRC和时钟周期时间并四舍五入到下一更高的整数，直到自动刷新工作被完成为止，自动刷新命令一定被NOP跟踪。两槽在自动刷新工作的结束处于空闲状态，当SGRAM被用作标准数据传输时自动刷新是优先的刷新模式，自动刷新周期在15.6us可被完成或一次（或32ms 2048能刷新周期的脉冲。

自刷新

自刷新是SGRAM中另一种可用的刷新模式，它是用于数据保持和SGRAM低功耗工作方式最优先的刷新模式。在此模式中，SGRAM禁止内部时钟和所有输入缓冲器接收CKE，刷新条址和时序内部地被产生以减少功率消耗，有刷新模式通过认定CS、RAS、CAS、CKE为低电平，WE为高电平，所有槽空闲状态而实现，一旦自动刷新模式实现，改CKE状态为错，所有其它输入（包括时钟）被忽略去保持在刷新中，自刷新通过重启外部时钟然后确认CKE为高电平而退出。在SGRAM到达空闲状态开始标准正常工作之前，自刷新一定被NOPS跟随的一TRC的最小时间。如果在标准工作期间XX使用脉冲自动刷新，在退出自刷新后，推荐立即使用脉冲2048自动刷新周期。

刷新周期

定义特殊功能（DSF）图像

DSF控制SGRAM的应用。如果DSF被连到“LOW”，SGRAM功能作为256*32*2Bank SGRAM。SGRAM通过适当的DSF命令可被用作一个统一的存储器，所存图像功能模式式通过设定DSF为离（当发出标准SGRAM命令时）实现。此类功能有：RAS数据写和WCBR，WPB，Block Write，WECBR等。

特殊模式寄存器设定（SMRS）

在SGRAM中有两种特殊模式寄存器，一种是彩色寄存器，另外一种是掩码寄存器。当A₅和DSF与CS、RAS、CAS和WE变低的相同周期变高。Load彩色寄存器被充满彩色数据，通过DQ引脚作为DQ’s关连，如果A₅和A₆是高（SMRS）掩膜的数据和彩色周期被必须去完成在掩码寄存器和彩色寄存器中（在LMR和LCR各自地）的写。LMR和LCR的下一彩色，一个新命令被发送，SMRS被MRS比较，可被发送（DQS为空闲情况下的激活状态），随着写工作，SMRS通过DQ引脚接收需要的数据。因此，它一定被伴随不诱发决线冲突。通过相应的时序X框圈更多的被列出的内容可被获得。

写每位（Write Per bit）     

写每位是一项有选择性地将掩码的数据位写到设备的功能。它被存储在一个内部寄存器，被用在（当使能时）每位的数据写，槽激活命令和DSF为高用于有关槽的使能写每位，用于写每位的掩码被存储在掩码寄存器中，它通过SWCBR访问，当一个掩码bit=0，有关的数据位是不变的（当一个写命令被执行和写每位已被使能用于槽被写）（设备其它时序条件）。

块写

块写是一特殊允许在一个RAM设备中（在一单一访问周期期间）的连续八列数据同时写。在块写期间，被写的数据来自内部“colour”寄存器和DQ I/O引脚被用于独立列选择，被写的列的块被校正（在8列边像上）并通过列地址（X LSBS被忽略）被定义。写命令和DSF=1用于有关槽的使能块写。块高度是八列，彩色寄存器X芯片数据端口有相同的亮度。Colour 寄存器提供被掩膜的数据（通过DQ列选择），WPB掩码（如果使能D，DQM字节掩码，列数据掩膜被提供在一个别的列（基于每一数据字节），在一块写命令期间，列掩码在DQ引脚被驱动，块写一直独立于脉冲段（被编程入模式寄存器）是无脉冲。如果通过槽激活命令和DSF=1写每位被使能，那么彩色寄存器数据写每位的掩膜被使能。如果通过槽激活命令和DSF=0写每位被禁止，那么彩色寄存器数据写每位的掩膜被禁止。在标准写工作方式期间，DQM掩膜提供单独数据字节掩膜，除此之外，控制被延续到连续到八列块写。TBWC时序框图如下：

   EPF6010ATC100-1介绍

   EPF6010ATC100-1是一可编程逻辑设备（PLD），它基于OptiFLEx结构，有可修复的SRAM部件，给设计者以弹性去快速改善他们的设计（在设计原型和设计形式期间）。设计者也可改变其功能度（在操作期间，通过内部电路修复）。其内部有10000个典型门，880逻辑部件，供电电压为3.3V。

OptionFLEX结构模块方框图如下：

一个LE的每组组成一个LAB（Logic Arroy  Block），LAB都被排列成行和列LAB通过Fast  Track  Interconnect被内部连接。IOE都在每一FastTrack  Interconnect行和列的末尾被定位。

Logic  Array  Block框图如下：

一个LAB由+字LES组成，他们的组合associated  carry和逐位连接，LAB控制信号，和LAB局部内连。LAB提供FLEX6000结构的颗粒结构，交错位的LAB结构允许每一LAB去驱动两个本地的内连。这特性使Fast  Track  Interconnect使用的最小化，提供更高的性能。一个LAB可驱动20LES在，在相邻的LABS中（通过local  interconnect）（LAB Connect  Signals）LAB控制信号

在大多数设计者中，寄存器仅使用全时钟和清除信号。然而，在一些情况中，其它时钟或异步清除信号是需要的另外计数器可能也有异步清除或local信号，在一个使用非全部时钟和清除信号设计者中来自LAB中的第一个LE的输入被重新确定去驱动控制信号用于LAB。

逻辑部件（Logic  Element）。

一个逻辑部件（LE）是一个最小的逻辑单元。每一LE连接一个四输入LUT，它是一个函数发生器，它可快速实现任何四变量函数。一个LE连接一个可编程的振荡器进位和逐位连接，另外每一LE驱动local 和FastTrack  Interconnect。其方框图如下：

carry  Chain  Operation

图示一个n-bit全加器在n+1Les中怎样被实现。LUT是一部分使用输入和输入信号产生两位的和，和被送到LE的输出。尽管寄存器可被旁路（对单一加法器），它可被用作一个累加功能。LUT的另外一部分和carry chain logic产生carry-out信号被送到一个LE，在此它驱动在Fast Track  Interconnect上。

级强连接（Cascade  Chain）

图示出级联函数（功能）怎样能连接相邻LES成具有一个宽fan-in形式的函数在次图中4n变量n个LES一起被实现，它需要3.4ns去译码一个16-bit地址，其图如下：

  逻辑部件工作模式。

  逻辑部件可以工作在标准式，算术和计算模式中的一种，这些模式的每一种使用LE资源是不同的。在每一模式中，七个可用的输入到LE：来自LAB Local  interconnect的四数据输入，来自可编程的寄存器的反馈。来自前面LE的Carryin信号提供时钟，同步清除，异步清除，异步寄存信息控制用于寄存器。MAX+PLUS2或Quartus软件在功能方面自动地选择适当的模式用于普通（函数）功能，如计数器，加，乘，如果需要设计者创建特殊用途的函数起使用一个LE操作模式以得到最佳性能。

   标准模式：它适用于普通逻辑应用，组合功能（函数）或能得到级联优点的一般的译码功能。在此模式中，四数据输入（从LAB  local  interconnect和carry-in来）都输入到一个4输入LUT，MAX+PLUS或Quartus编译器自动地选择carry-ib或数据信号作为输入之一到LUT；LUT输出可被cascade—in信号联合以形成一个连接通过cascade-out信号。

算术模式：它适用于实现加法，累加，比较。一个LE使用两个3输入LUT。一个LUT计算一个3输入函数，另外一个人产生一个carry—out输出。图示，第一个LUT使用carry-in信号和两个数据输入（以LAB  Local  interconnect来）以产生一个组合的或已寄存的输出。例如，当实现一个加法，输出的是DATA1，DATA2和carry-in三信号的和，第二个LUT使用同样的三个信号产生一个carry0—out信号，因此产生一个级联连接，它也提供cascade  chain的同时使用同样的三个信号产生一个carry—out信号，因此产生一个级联连接，它也提供cascade  chain同时使用。

记数模式：它提供记数器。异步up/down控制，异步清除和异步装载选择计数器，使能和异步up/down控制信号产生于LAB  local  interconnect的数据输入。两异步信号是全LAB信号，它影响LAB中所有寄存器。通常地，如果任何一LAB中是LE使用计数器模式，其它LE一定被使用作同样计数器的一部分或被用作一个组合功能。此模式使用两3输入 LUT；一个产生计数器的一部分或被用作一个组合功能。乘法器产生异步loading，另一个与门产生异步清除。如果在记数模式中级联功能被一个LE使用，异步清除或装载将对消（补偿）任何信号被装载在cascade  chain上，异步清除超越异步装载。