创维5D20机芯原理与维修（十七）
10 、直接存储器存取（ DMA ）
直接存储器存取（ Direct Memory Access ， DMA ）是通过硬件实现存储器与存储器之间或存储器与 I/O 设备之间的数据高速传送，它不需要微处理器的干预。 ST9 包括一项 DMA 功能，以在外围设备和存储器（或寄存器页）之间提供高速块数据传输，多通道 DMA 通过外围设备本身的控制器和 DMA 通道被完全提供，每一个 DMA 通道在寄存器页或记忆存储器中传输数据到 / 从邻近的定位。通过每一个 DMA 通道被传输和处理的最大字节数是 222 （对于寄存器页面）或 65536 （对于记忆存储器）。在外围设备中 DMA 控制器使用一个间接寻址方式用于 DMA 指针定位，并且计数寄存器被存贮在寄存器页中，这是为什么寄存器页传输的最大数目是 222 的原因，因此有两个寄存器分别被分配用于指针和计数器，寄存器排被用作记忆存储器指针和计数器，以提供全 65536 字节和计数功能。 DMA 也有八个优先级，它用于中断和优先的 DMA 请求，它有中断请求同样的仲裁方式。
11 、时序和时钟控制器（ TCC ）
时钟控制器用于使系统同步于它产生的基准时钟脉冲。两个频率倍增器产生适当的用于内核、实时外围设备和显示有关的时间基准频率信号，它内部集成了一个压控振荡器，压控振荡器被一个三态相位比较器和充电泵驱动。对于内核和显示频率倍增器，一个 4bit 可编程的反馈计数器按应用需要进行倍增系数的调整，使用者一定要编程得到倍增系数和起动倍增器，然后等待其频率稳定。一旦内核 / 外围设备倍增器稳定下来，主时钟控制器可以通过 MCCR 寄存器中的 FMSL 位被重编程以提供最终频率（ CPUCLK ）给 CPU ，在 HALT 模式中，频率倍增器自动地关闭。时序和时钟控制器模块框图如下：12 、复位和时钟控制单元（ RCCU ）
复位、时钟单元包括时钟控制单元（用于产生和管理内部时钟信号）和复位 / 停止（ Reset/Stop ）管理器（用于检测和标识硬件或软件或看家狗产生的复位）。
振荡器的特性：实时应用的需要，一个 8MHz 晶振频率可被直接送入内核（不用计数降低频率）或一个 4MHz 晶振通过频率倍增器（稳定后）送往内核。
停止（ HALT ）状态：当一个 HALT 指令被执行时，它停止晶体振荡以避免任何时钟信号进入芯片，通过一个主系统复位， HALT 状态可以退出。如果看门狗功能被使能，那么 HALT 指令将禁止振荡器；如果一个 HALT 代码执行错误（此种情况出现时 CPU 将被复位），那么此项功能用于避免停止看门狗。内部振荡器集成简化原理图如下：复位 / 停止管理器：它在具备三个触发事件之一时即复位设备：硬件复位（在复位引脚提供一个下降沿脉冲）、软件复位（当一个 HALT 指令被使能）、看门狗计数的结束。
复位电路的框图如下： 复位引脚输入信号要求图示如下：如图 11 － 14 所示，微处理器要正常工作，其复位引脚输入的信号在低于 0.3 倍电源电压的低电平持续最小 20us 。
13 、定时器
定时器常用于给微处理器和外围设备提供时间基准以实现定时或延时控制，它有软件定时、不可编程的硬件定时、可编程的硬件定时几种。 ST92196 中的定时器包括标准定时器、多功能定时器、看家狗定时器。
标准定时器
标准定时器包括一个可编程的 16bit 倒计时计数器和一个辅助的 8bit 前定标器（带单和连续计数模式能力的），其模块框图如下：标准定时器使用一个输入引脚（ STIN ）和一个输出引脚（ STOUT ），这些引脚（可用时）可以是独立的引脚或被连接为一个 I/O 端口位的交替功能。 STIN 可被用在四种可编程的输入模式：事件计数器、 选通的外部输入模式、可触发的输入模式、可重触发的输入模式。 STOUT 可用于产生一个方波或 PWM 信号。输入到前定标器的时钟可以通过一个等于 INTCLK/4 的内部时钟或直接来源于外部振荡器的时钟 CLOCK2 （依据前定标器的值通过设备分频），于是提供一个独立于 PLL 编程的稳定的时间基准（或通过连到 STIN 引脚得到一个外部时钟）。标准定时器计数的结束能产生一个中断（它被连接到外部中断通道）。
定时器 / 看家狗（ WDT ）
定时器 / 看家狗模块框图如下：如图 11 － 15 所示，定时器 / 看家狗外围设备由一个可编程的 16 位定时器和一个 8 位前定标器组成，用于产生周期中断、测量输入信号脉冲宽度、在一些事件后请求一个中断、产生一个输出信号波形、充当一个看家狗定时器去监测系统的行为。主要 WDT 寄存器有：用于输入输出和中断逻辑模块的控制寄存器（ WDTCR ）、 16 位计数寄存器排（ WDTHR ， WDTLR ）、前定标寄存器（ WDTPR ）。硬件接口由四个信号组成： WDIN 外部时钟输入、 WDOUT 方波或 PWM 信号输出、 NMI 非掩膜中断输入、 HW0SW1 硬件 / 软件看家狗使能。其中， HW0SW1 引脚可用于外部使能看家狗模式； WDIN 输入引脚可用于：时间计数器模式、选通的外部输入模式、可触发的输入模式、可重触发的输入模式； WDOUT 输出引脚可用于产生一个方波或一个 PWM 信号。当 WDT 运行在 16 位定时器 / 计数器上时，一个中断被产生，它可用作一个顶级中断或作为一个中断源代替 INT0 中断输入连接到外部中断的通道 A0 。在定时器的计数结束，它会重载内容，并且复位起始 / 停止位，软件可以通过读此位而检查当前状态。如果定时器 / 计数器输入被使能，它计数 WDIN 引脚的脉冲输入，否则，它计数内部时钟 CLOCK/4 。当 INTCLK ＝ 20MHz 时，最大计数 3.35s ，最小计数 200ns 。看家狗定时器模式用于检测一个软件错误（通常地由外部干扰或偶然的逻辑状态产生）的存在，这将导致应用程序放弃其标准指令序列。当看家狗被使能时，除非程序在编程的时间周期的终止前执行写指令，否则，它会复位 MCU 。应用程序一定被指定以便在所有标准工作状态期间有规律时间间隔正确地写到 WDTLR 看家狗寄存器中。
多功能定时器（ MFT ）
多功能定时器外围设备提供强有力的定时功能和提供 12 种工作模式，其中，包括自动 PWM 产生和频率测量。多功能定时器的模块框图如下：如图 11 － 16 所示， MFT 包含一个 16bit 上 / 下计数器（由一个 8bit 可编程的前标定时器驱动），输入时钟可是 INTCLK/3 或一个外部信号源。定时器提供两个 16bit 比较寄存器和两个 16bit 捕获 / 装载 / 重装载寄存器，两个输入引脚和两个交替功能输出引脚是可用的。
14 、 OSDRAM 控制器
OSDRAM 控制器操纵显示控制器、微处理器和 OSDRAM 控制器的接口，其时隙被分配给每一个单元，以便最优化响应时间。其主要功能有：记忆存储器被映射到记忆存储空间（ MMU 的段 22h ）；用于显示控制的 DMA 访问；直接 CPU 访问。 OSDRAM 控制器管理不同的辅助单元和 OSDRAM 之间的数据流动，一套专门的总线（ 16bit 数据， 9bit 地址）用于这些数据流， OSDRAM 控制器实时地访问这些总线， OSDRAM 控制器的有些寄存器被映射在 ST9 的寄存器页中。显示结构框图如下：15 、 OSD （ ON SCREEN DISPLAY ）控制器
OSD 用于在屏幕上显示 Closed Captioning 或其它字符数据和菜单。每一行字符可通过串行模式、基本并行模式和扩展的并行模式显示结构定义；所有字符可通过掩膜 OSD ROM 中的内容定义（有 18 × 26 和 9 × 13 两种字符矩阵可使用）；一个实时子程序可提供尽可能多的字符行显示；一个新式的像素处理单元提供如环绕、装饰边缘、用漩涡花样装饰、半透明的扩展功能，以得到更好的图像质量；其它如闪烁、阴影、斜体、下画线、鼠标指针提供一个高质量的显示应用。 OSD 控制器可直接输出数字 R 、 G 、 B 、 FB 信号，也可通过八级 DAC 产生模拟 R 、 G 、 B 和 FB 信号。字符的显示同步于行和场同步信号。
16 、 CLOSED CAPTION 数据限制器（ DS ）
数据限制器在规定的线路中自动地确定数据格式和设定适当的标志，其模块框图如下：如图 11 － 18 所示，是 CLOSED CAPTION 数据限制器模块框图。 输入的复合视频信号通过一个电容交流耦合到 CCVIDEO 引脚， OSD 同步信号和一个 4MHz 晶振得到的时钟被用于数据限制信号抽取逻辑。对于一个可选行的数据抽取是可编程的，以得到一个幅度为 2V ＋ / － 3dB 的视频信号。数据的限制电平通过硬件自动地控制，当输入信号超过基准电压 Vslice 的电平时，输出信号 DSOUT 是高电平，否则，输出信号是低电平。在 CCVIDEO （同步脉冲宽度超过 12us ）中场同步超过 28 时，箝位将被禁止。
17 、视频同步误差检测（ SYNCERR ）
同步误差检测电路用于提供信息给调谐系统（中频信号是图像载波和其它信号都可）。用于检测器的 CSYNC 信号源是从 CCVIDEO1 和 CCVIDEO2 分离或直接取自 SYNCDET1 或 SYNDET0 引脚（通过 IRSCR 寄存器中的 SYSEL[1 ： 0] 位选择）。在一个 78us 的窗口中， CSYNC 正的过渡段（临界点）的数目被检测，在一个窗口中，行同步信号存在于 63.5us 的间隙。一个误差计数器依据情况在一个窗口的结束被增加，它发生的条件有：在 78us 宽的窗口中信号的过渡段没有从低到高的过渡段被检测到；在窗口中超过 2 个从低到高的过渡段被检测到；在窗口中超过两个 CSYNC 的连续采样出现 8us 或更高的时间间隔。此误差计数约一场一个周期地被累加（通过两相邻的场脉冲确定），这样场误差计数被锁定在 SYNCER 寄存器中，且 VALID 标志被设定。用于 SYNDET0 或 SYNADET1 输入的脉冲频率在 13KHz ～ 25KHz ，脉冲宽度小于 16us 。误差数不可避免地发生在场同步脉冲间隙（在双频率平衡和宽同步脉冲的情况下）：对于一个标准视频信号，其典型误差数是 5 ；对于一个不标准的视频信号，误差数的门限值可设定在一个典型值 30 （经验结果）。
18 、红外遥控信号预处理器（ IR ）
红外信号预处理器用于测量从 IR 放大器 / 检测器来的已解调信号的两个相邻前沿时间的间隔。设计者可用 IRSCR 寄存器的 POSED 和 NEGED 位规定信号的极性。测量值通过一个 12.5MHz 时钟进行计数而被体现，测量值被存储在 IRPR 寄存器中。一个规定极性的脉冲前沿在任何时候被检测，计数将被累加，预先被检测的前沿被锁定到一个 8bit 寄存器中，同时一个中断请求将产生（如果 IRDIS 位在 IRSCR 寄存器中被设定）。任何存储在锁定寄存器中的计数小于 255 时，在微处理器执行读失败且在下一前沿脉冲到来之前，锁定寄存器的内容将被覆盖。一个前沿脉冲在 20ms 内没被检测到时，计数被立即锁定，同时中断请求标志被设定，一个溢出（不成功）标志也被设定。一个中断在任何时候被接收到，它一定要通过写任意值到 IRPR 寄存器作为应答，否则，不会有更深的中断产生。
19 、电压合成调谐转换器（ VS ）
电压合成调谐转换器（ VS ）用于产生一个调谐基准电压，它提供一个在调谐电压中的数字信息的转换，然后通过脉宽调制（ PWM ）和位率调制（ BRM ）在 VS 输出引脚得到调谐电压。 VS 电路包括寄存锁存器、 14bit 基准计数器、 PWM 和 BRM 控制电路，用于 14bit 基准计数器的时钟是主系统时钟四分频的信号。
14bit 基准计数器对一个 32V 的调谐电压进行约 2mV 的分解，于是 32V 电压被分成 16384 级，在 UHF 频段，这相当于一个约 40KHz/ 步的调谐分辨率（其实际值取决于调谐器的特性）。一个在寄存器 VSDR1 （ R254 ）和 VSDR2 （ R255 ）中的 14bit 调谐字被定位在寄存器的 59 页。粗调谐（ PWM ）通过使用七个最高有效位完成，精调谐（ BRM ）通过使用七个最低有效位完成。当所有的“ 0 ”被载入时，其输出是“ 0 ”，这样在一个周期中脉冲的数目将增加到 128 ，所有的脉冲有同样的宽度。当值大于 128 时， PWM 将进行调节，使之在一个周期中保持脉冲数目是一个 128 的常数，但脉冲宽度被改变。另外，在调节的结束，当几乎所有的“ 1 ”被载入时，脉冲将连在一起，脉冲的数目将减少，其输出几乎是 100% 高电平（但有一个 1/16384 倍高脉冲的低脉冲）。
电压合成调谐转换器有两个独立的输出（ VSO1 和 VSO2 ），它们驱动两个独立的、具有交替功能的标准 I/O 端口位的输出，一个控制位用于选择哪一个输出可被激活。当一个 VS 输出不被选择时，由于 VS 被禁止或第二输出被选择，它处于一个逻辑“ 1 ”电平，允许使用相应的 I/O 端口位。一个第二控制位通过软件起动或停止提供 VS 功能。
PWM 的产生：计数器连续不断地增加（依据 INTCLK/4 计时），无论何时计数器的最低有效位溢出， VS 输出被设置。 PWM 计数器的状态连续不断地与调谐字 7 个最高有效位的编程值进行比较。当匹配时，输出被复位，在 VS 引脚产生 PWM 输出，这个 PWM 信号一定要经过一个外部 RC 网络的滤波（ RC 元件尽可能接近输出引脚），它提供一个与外接电容平均充电电压成比例的模拟电压，对一个更高的占空比，其平均输出电压更高，外部 RC 网络的常数一定被选择以得到滤波必需的电平，用于系统有效的控制。
BRM 的产生： BRM 位提供一个额外的脉冲以加宽标准 PWM 脉冲（特殊的 PWM 周期），增加的脉冲被添加在原始 PWM 脉冲的起始，从而使 PWM 高瞬间被扩展，在低瞬间有一个相应的减小，这对 PWM 占空比的精调有一定的影响（不需改变基本占空比），它提供额外的精细电压阶跃。 BRM 的值可被融合到一起，以提供规定的间隙增加脉冲的累加，脉冲的增加与 PWM 分辨率一致。 PWM 间隙增加的调谐字的低 7 位译码列表如下：
精 确 调 谐 | 在接下来的周期被增加的脉冲 |
0000001 | 64 |
0000010 | 32 ， 96 |
0000100 | 16 ， 48 ， 80 ， 112 |
0001000 | 8 ， 24 ，…， 104 ， 120 |
0010000 | 4 ， 12 ，…， 116 ， 124 |
0100000 | 2 ， 6 ，…， 122 ， 126 |
1000000 | 1 ， 3 ，…， 125 ， 127 |
20 、脉宽调制（ PWM ）发生器
PWM （ Pulse Wide Modulated ）信号发生器提供多达八个模拟输出的数字产生（当一个外部滤波网络被使用时），它主要由一个 8bit 计数器（通过一个可编程的前定标器驱动）和一个等于 INTCLK/2 内部产生的时钟信号组成，例如，一个 12MHz 内部时钟，使用全 8bit 分辨率，可以得到一个 1465Hz ～ 23437Hz 频率范围，要得到更高频率（有更低分辨率）可以通过使用自动清除寄存器实现。多达八个 PWM 输出可被选作 I/O 端口的交替功能，每一个输出位通过一个独立的比较寄存器单独地控制。当被编程在比较寄存器中的值等于计数器的值时，相应的输出位被设定，输出位通过一个计数器清除而被复位，产生变化的 PWM 信号。每一输出位在软件的控制下也可被允许或禁止。
PWM 信号发生器原理框图如下：21 、 A/D 变换电路
A/D 变换电路用于将模拟信号变成数据信号， ADC 提供多达 8 个芯片内部采样和保持的模拟输入，通过一个来自于多功能定时器的信号转换可被触发。其模块框图如下：如图 11 － 20 所示，是逐次逼近 A/D 变换电路原理框图。 它由比较器、控制与时序电路、逐次逼近寄存器、树状开关、 256R 电阻阶梯网络等组成；输出锁存器用于存放和输出变换得到的数字量。 8bit A/D 变换器使用一个全差分模拟结构以得到最好的抗噪声度和精密性能，变换器的模拟基准电压被连接到内部 AV DD 和 AV SS 模拟供电引脚（如果它们有效的），否则，被连接到普通的 V DD 和 V SS 供电引脚， A/D 变换能保证的精度取决于设备。一个快速采样 / 保持电路提供快的信号采样，以获得最小的偏差影响和转换误差。它有单一、连续或触发几种模式。本设备采用逐次逼近 A/D 变换技术，它有一个交流耦合的模拟差分比较器模块、一个采样和保持逻辑和一个基准发生器。内部基准（ DAC ）基于一个 binary-rationed 电容阵列的应用，此技术提供规定的单调性（用同样的 ratioed 电容作为采样电容），一个 Power Down 可编程的位设定 A/D 变换器模拟部分成一个零耗损空闲状态。
22 、输入 / 输出（ I/O ）
输入 / 输出设备是微处理器的重要组成部分，微处理器通过 I/O 接口电路与外围设备进行数据、状态、控制信息交换。 ST92196 的所有端口可以各自地定义为输入、输出、双向、交替功能。通过为 I/O 端口引脚［除 P2 （ 5 ： 4 ， 1 ： 0 ）， P3 （ 6 ： 3 ， 1 ： 0 ）， P4 （ 1 ： 0 ）外，它们与一个集成触发功能一起实现］选择 TTL 或 CMOS 输入电平，输入电平可被选择在一个位基准。所有的端口输出定义可以被软件选择在一个位基准，以提供推挽（ push pull ）或开路漏极（ open drain ）驱动负载。对所有端口，当被定义为 open drain 时，引脚的电压一定不要超过 V DD 的值（指电性能部分）。一旦复位（ RESET ）引脚被确认为低电平时， I/O 端口都将被异步地复位。 I/O 引脚基本结构原理图如下：ST92196 的 I/O 引脚被逻辑地分组成 8bit 端口，并可以灵活地各自编程为输入、双向、输出或交替功能，以提供数字输入 / 输出和模拟输入或连接输入 / 输出信号到外围设备，实现交替引脚功能。另外，可以通过取消上拉电阻而用于 open drain 工作方式，也可以使用弱上拉，以避免使用上拉电阻，端口一旦被定义为 open drain 时，加到此引脚的电压一定不要超过 V DD 。每一个 I/O 端口都与一个数据寄存器（ PxDR ）和三个控制寄存器有关（ PxC0 ～ PxC2 ），在程序执行期间，这些寄存器确定端口结构，并且允许动态改变端口结构，端口数据和控制寄存器被映射到寄存器页，端口数据和控制寄存器与任何其它通用寄存器一样被处理，对端口的操作没有特别的指令：任何可以寻址寄存器的指令都可以寻址端口，数据在端口寄存器中不要通过其它记忆存储器或累积存储器定位就可以直接寻址。在复位期间，带弱上拉端口被设定在双向 / 弱上拉模式，且输出数据寄存器被设为 FFh ，这种情况在复位之后也可保持（除 ROM 少数设备中的端口 0 和 1 外），并且可以在软件的控制下重新定义。没有弱上拉的双向端口在复位期间被设为高阻抗，为了保证在复位期间有个适当的电平，这些端口一定要通过外部上拉或下拉电阻接 V DD 或 V SS 。通过编程控制位 Px.Co ， n 和 PxC1.n 去定义位 Px.n 作为输入、输出、双向或交替功能输出是可能的（ Cx 为端口数， n 是在 0 ～ 7 之间的端口位）。除集成触发选项被定义到引脚外，当编程为输入引脚时，通过编程 PxC2 控制位选择 TTL 或 CMOS 兼容的输入电平是可能的。输入缓冲器可以是 TTL 或 CMOS 兼容的。输出缓冲器可被编程为 push － pull 或 open － drain 。一个弱上拉结构可用于在编程为双向引脚时避免外部上拉。 I/O 端口的每一引脚可以被软件编程为交替功能，为从外围设备输出信号，这些端口可被定义为交替功能输出。
并行 I/O 端口： 它把一个字符的几个位同时进行传输，其数据传输速率高，适用于短距离数据传输。在输入过程中，当外设把数据送到数据输入线时，通过“数据输入准备好”状态线通知接口取数据，接口在把数据锁存到输入缓冲器的同时，把数据输入应答线置“ 1 ”，通知外设接口的数据输入缓冲器已“满”，以便禁止外设再传输数据，且把内部状态寄存器中“输入准备好”状态位置“ 1 ”，以便微处理器对其进行查询或向微处理器申请中断，在读取完接口中的数据之后，接口将自动清除“输入准备好”状态位和“数据输入应答”，以便外设输入下一个数据。在输出过程中，当数据输出缓冲器“空闲”时，接口中“输出准备好”状态位置“ 1 ”，在接收到数据后，“输出准备好”状态位复位，数据通过输出线送到外设，同时，由“数据输出准备好”信号线通知外设取数据，当外设接收到“数据输出应答”信号后，它通知接口准备下一数据输出，接口将撤销“数据输出准备好”信号并再次置“输出准备好”状态位为“ 1 ”，以便微处理器输出下一数据。 ST9 提供了专用的线路用于输入 / 输出，线路被分组成 8bit 端口，且可独立编程，以提供并行输入 / 输出或携带输入 / 输出信号进出外围设备和内核（如 SCI 和多功能定时器）。所有端口通过上拉和下拉电阻激活，它兼容 TTL 信号，上拉电阻可被取消以用于开路漏极工作方式，也可以转换到弱的上拉以避免芯片本身具有的电阻性上拉。
23 、串行外围设备接口（ SPI ）
串行外围设备接口模块框图如下：如图 11 － 22 所示，串行外围设备接口是一个普通用途的移位寄存器外围设备，它允许通过 SPI 总线协议实现与外围设备的通讯，它由串行数据输入（ SDI ）、串行数据输出（ SDO ）和异步串行时钟（ SCK ）组成。
24 、串行通讯接口（ SCI ）
串行通讯是指通过一条传输线进行一位一位顺序地传送数据的通讯方式。串行通讯接口的串行通信控制器提供一个异步串行 I/O 端口，它占用两个 DMA 通道，其波特率和数据格式是可编程的。异步通讯对字符格式和字符传输的速度有一定的要求。字符由 1 个起始位、 5 ～ 8 个数据位（从低位到高位）、 1 个奇偶校验位、 1 ～ 2 个停止位四部分组成。
串行通讯接口用于对接一个宽范围外部设备的全双工异步数据交换。其主要功能有：提供全双工异步工作方式；产生传输、接收、线路状态、设备地址的中断；提供内部波特率发生和产生用于异步工作的内部 16 ×数据采样时钟；提供全部可编程的串行接口；提供可编程的寻址识别位和提供多微处理器网络的使用者不可见的比较逻辑；提供任意字符搜索功能；提供内部诊断功能；提供用于传输和接收的单独中断 /DMA 通道。
串行通讯接口模块方框图如下： 串行通讯接口功能集成框图如下： 串行通讯接口的工作模式框图如下：25 、四通道 I2C 总线接口
I2C 总线是一个通过数据线和时钟线来连接多个设备的异步串行总线，用于微处理器与外设或电路之间的异步通讯。 ST92196 的 I2C 总线主 / 从接口提供多达 4 条串行 I2C 总线以用于与不同的外设进行通讯。如果 I2C 总线用于主模式，那么在 I2CFQR 寄存器中写时钟频率；如果 I2C 总线用于从属模式，那么在 I2COAR 寄存器中写地址。其模块框图如下：主工作方式： 4bit 频率控制寄存器选择 1 ～ 16 个时钟频率之一用于时钟线，其频率范围在 20KHz ～ 800KHz （从 4MHz 晶振时钟获得）；兼容标准 7 个或被扩充到 10bit 寻址协议（通过没有限制器的从属设备处理时钟脉冲的延伸）；在多主环境中具有仲裁错误检测的总线仲裁；总线误差检测；用于更快速通讯的任选推挽总线驱动能力。
从工作方式： 7bit 地址寄存器；直到微处理单元结束处理前面接收的字节，第一时钟脉冲（在每一数据字节中）被延伸；总线误差检测；任选的普通调用检测；任选地工作为总线监控（没有干扰的总线通信）；对任何最先传输的数据位，其建立时间可以被调整。
通讯流：在主模式中，它促使一个数据传输和产生时钟信号。一个串行数据的传输一直开始于一个起始状态，结束于一个停止状态。 I2C 总线的时序图如下：如图 11 － 27 所示， I2C 总线的起始状态在数据寄存器被引导时通过接口自动地产生，停止状态（在主模式中）通过控制寄存器中的软件写功能产生；在从属模式中，接口可以识别它自己的地址和通用调用地址数据，地址按 8 字节（ MSB 在先）传输，紧跟起始状态的第一字节是地址字节（总在主模式中传输），第九个时钟脉冲跟随其后（一个字节传输八个时钟周期），在接收期间一定要送一个应答位到传输端。 I2C 总线速度可以选择标准（ 15.625 ～ 100KHz ）、快速（ 100 ～ 400KHz ）和扩充的 I2C （ 500 ～ 800KHz ）三者之一。
11.4 ST92196 引脚功能及其在路参数 （电阻： K Ω ，电压： V ）
NO. | 标 识 | 名 称 | 黑地 | 红地 | 电压 | NO. | 标 识 | 名 称 | 黑地 | 红地 | 电压 |
1 | PWM2 | 静 音 | 7.2 | 11 | 0.1 | 29 | VDD1 | 主供电 1 | 2 | 2 | 5.0 |
2 | PWM3 | VGA 转换 | 5 | 6.2 | 0.1 | 30 | VSS1 | 模 / 数地 | 0 | 0 | 0 |
3 | SCL1 | 时钟线 1 | 5 | 5.4 | 4.0 | 31 | FCPU | FCPU 滤波 | 7.2 | 13 | 2.0 |
4 | SDA1 | 数据线 1 | 5 | 5.4 | 4.2 | 32 | VDDA | 模拟供电 | 2 | 2 | 5 |
5 | NMI | 接 地 | 0 | 0 | 0 | 33 | FOSD | 字符振荡 | 7.5 | 13 | 0.32 |
6 | INT5 | 控制脚 | 7 | 10 | 4.4 | 34 | VSYNC | 场同步入 | 7.4 | 11 | 0.38 |
7 | AIN7 | 键控输入 | 4.5 | 5 | 4.9 | 35 | HSYNC | 行同步入 | 7 | 11.8 | 0.38 |
8 | AIN6 | 键控输入 | 4.5 | 5 | 4.9 | 36 | IR | 遥控输入 | 7.4 | 12 | 4.4 |
9 | AIN5 | 接 地 | 7.5 | 13 | 0 | 37 | AIN1 | 接 地 | 0 | 0 | 0 |
10 | AIN4 | AFC 输入 | 7 | 9 | 3.0 | 38 | AIN2 | 接 地 | 0 | 0 | 0 |
11 | AIN3 | 识 别 | 7.8 | 12.8K | 0.38 | 39 | AIN3 | 接 地 | 0 | 0 | 0 |
12 | P0.2 | 接 地 | 0 | 0 | 0 | 40 | OSCOUT | 晶振输出 | 7.5 | 12.8 | 2.4 |
13 | P0.1 | PAL/NTSC | 7 | 10 | 0.1 | 41 | VSS2 | 模拟接地 | 0 | 0 | 0 |
14 | P0.0 | 接 地 | 0 | 0 | 0 | 42 | OSCIN | 晶振输入 | 7.8 | 13.2 | 1.3 |
15 | CCVIDEO1 | 接 地 | 0 | 0 | 0 | 43 | PWM0 | 接 地 | 0 | 0 | 0 |
16 | VDD2 | 主供电 2 | 2 | 2 | 5 | 44 | PWM1 | 接 地 | 0 | 0 | 0 |
17 | CCVIDEO2 | VGA | 2.2 | 2.5 | 0.1 | 45 | P4.2 | AV1 | 6.8 | 11.2 | 0.8 |
18 | DSOUT1 | 保护控制 | 3.6 | 3.5 | 0.1 | 46 | P4.3 | AV0 | 6.8 | 11.2 | 5.0 |
19 | SDA2 | 接 地 | 0 | 0 | 0 | 47 | PWM4 | 接 地 | 0 | 0 | 0 |
20 | SCL2 | 接 地 | 0 | 0 | 0 | 48 | PWM5 | 接 地 | 0 | 0 | 0 |
21 | DSOUT2 | 接 地 | 0 | 0 | 0 | 49 | PWM6 | 接 地 | 0 | 0 | 0 |
22 | INT0 | 接 地 | 0 | 0 | 0 | 50 | PWM7 | 待机 / 开机 | 7 | 10 | 2.8 |
23 | SDA2 | 数据线 2 | 5.8 | 6 | 2.8 | 51 | RESET | 复 位 | 6.6 | 11 | 4.7 |
24 | SCL2 | 时钟线 2 | 5.8 | 6 | 2.7 | 52 | RESET1 | 接 地 | 0 | 0 | 0 |
25 | FB | 字符消隐 | 7.5 | 12.5 | 0.7 | 53 | SIN0 | 接 地 | 0 | 0 | 0 |
26 | B | 字符蓝基色 | 7.1 | 12.2 | 0.3 | 54 | SOUT0 | 复 位 | 5.7 | 6.8 | 1.7 |
27 | G | 字符绿基色 | 7.1 | 12.2 | 0.26 | 55 | TEST0 | 测试脚 | 2 | 2 | 5.0 |
28 | R | 字符红基色 | 7.1 | 12.2 | 0.28 | 56 | Vpp | EPR 供 电 | 2 | 2 | 5.0 |
11.5 ST24C08 介绍
ST24C08 是一款采用高级 CMOS 技术制造的、 I2C 总线控制的、电可擦除的、可编程的 8Kbits EEPROM ，它由 4 个 256 × 8bit 的块组成。它由存储体（半导体介质按照一定结构所组成的存储单元的共同体）、地址接口电路（用于从总线上接收地址信号，并按要求去寻址相应的存储单元）、读写控制接口电路（用于接收读、写控制信号，完成对选定单元的读、写）、数据接口电路（用于与数据总线进行数据交换）、 I2C 总线接口（用于与微处理器进行串行通讯）等几部分组成。
ST24C08 的特点有：（ 1 ）供电电压在 3.0V ～ 5.5V ；（ 2 ）具有 40 年数据保留能力和一百万次擦除 / 写周期；（ 3 ）可编程的写保护；（ 4 ）两个串行接口，与 I2C 总线兼容；（ 5 ）字节和多字节写（多达 8 字节）；（ 6 ）页写（多达 16 字节）；（ 7 ）字节、随机和连续写模式；（ 8 ）自同步编程周期；（ 9 ）自动地址增加。
ST24C08 遵循 I2C 总线协议，它对数据的交换作了规定。当时钟在高状态中稳定时，起始状态通过一个从高到低跳变的传送被识别，起始状态一定优先于任何命令以用于数据传输，除在一个程序执行期间， ST24C08 将一直监测数据和时钟信号（直到得到一个起始状态信息为止）。当时钟在高状态中稳定时，停止状态通过一个从低到高跳变的传送被识别。在一个读命令的结束，一个停止信息强迫等待状态；在一个写命令的结束，一个停止信息触发内部 EEPROM 写周期。一个应答信号被用于一个数据成功传输的识别，总线传送器在发送 8bits 数据后将释放数据总线，在第九时钟脉冲周期期间，接收器拉低数据总线以应答 8bits 数据的接收。在数据输入期间， ST24C08 在时钟的上升沿采样数据总线信号。 ST24C08 的 1 脚模式选择脚是高电平时，选择多位写模式，此模式允许从存储器的任何地址开始读写，主控设备传送 1 到 8 字节数据，传送器通过主控设备产生的停止状态信息被终止。在多字节写模式中，写多于 8 字节的数据是可能的（可在一个相邻行中定义数据字节），多字节写可适当地写多达 16 个连续字节，不过接下来的 15 字节被写在相同的行。读工作独立于模式信号的状态，它有当前地址读、随机地址读、连续读几种模式。
ST24C08 的引脚功能及其在路参数列表如下：
引 脚 | 名 称 | 功 能 | 直流电压（ V ） |
1 | MODE | 模 式 选 择 | 5.0 |
2 | NC | 片选（空脚） | 0 |
3 | E | 芯片使能输入 | 0 |
4 | VSS | 地 | 0 |
5 | SDA | I2C 总线串行数据输入输出 | 4.9 （摆动） |
6 | SCL | I2C 总线串行时钟输入 | 4.9 （摆动） |
7 | PRE | 写 控 制 | 0 |
8 | VCC | 供电电压 | 5.0 |
11.6 红外遥控和中央处理器电路故障检修
11.6.1 待机指示灯亮，无光栅，无声音
基本思路： 根据故障现象，我们可以判断开关稳压电源电路的工作基本正常，接下来要对故障类型进行定性地判断，即判断是待机故障、还是行部分不能正常工作故障、还是黑屏故障。对于待机故障，可以首先判断待机控制电路是否正常，然后检查微处理器在最基本工作条件下能否正常输出开机信号，如果微处理器不能正常输出开机信号，那么检查微处理器及其外围元件即可，最后检查 I2C 总线的负载是否存在问题；对于行部分不能正常工作故障，我们首先判断行输出部分是否工作，如果行输出部分根本没有工作，那么可以跟踪行激励信号检查相关电路解决，有时可能需要参照“烧行管”故障的检修方法进行检修，如果行部分工作了只是不正常，那么主要检查行输出电路次级回路的各路供电电压及其负载是否正常；对于“黑屏”故障，主要检查行输出部分各路供电电压、图像通道电路、 I2C 总线数据及其负载、输入到微处理器的行场同步信号是否正常。如果在检修好光栅故障后还是没有声音，那么就参照“无声音”故障进行检修。
注意事项： 对于此类故障的检修，我们多数技术人员都会先检查主电压是否正常，然后判断是待机故障还是行部分故障，可是有些技术人员不会考虑“黑屏”故障，致使他们在检查完待机故障和行部分故障之后无从下手，特别在输入到微处理器的行场同步信号、图像通道电路、 I2C 总线数据及其负载出现故障时更是如此。
11.6.2 图像上有回扫线
基本思路： 根据故障现象，判断故障极可能与场逆程脉冲有关，根据电路原理图还知道：场逆程脉冲经过 Q701 及其外围元件组成的或门送到 IC703 （ KA2500 ）的 19 脚，逆程回扫线的消隐是在 IC703 中完成的。因此，通常主要考虑两大方面的原因，即场逆程脉冲是否正常和回扫线消隐电路是否正常，接着只要检查与这两方面原因有关的电路是否正常即可。对于场逆程脉冲的检查，我们主要检查从场功率输出电路得到的场逆程脉冲信号到 IC703 的 19 脚之间的电路是否正常；由于回扫线消隐电路主要在 IC703 内部，因此只要检查 IC703 本身是否正常和存储器数据是否正常即可。
注意事项： 很多技术人员通常都是根据直流电压的大小去判断场逆程脉冲是否正常的，实际上，由于场逆程脉冲是脉冲信号，因此直流电压不能作为唯一的判断依据；对于回扫线消隐电路的检查最容易忽略的就是微处理器的复位电路复位不良所导致的故障，这是由于微处理器复位不良， I2C 总线数据就可能出现误差，虽然进入工厂模式检查数据并没有发现不正常，但是受控电路实际上获得的数据可能还是不正常，从而导致故障。
11.6.3 无字符
基本思路： 根据故障现象，我们初步判断故障范围在字符振荡电路、行场同步信号、字符输出电路、 KA2500 、 CPU 、存储器等，然后依据故障范围依次进行检查，当然也可以根据具体情况决定检查步骤。
注意事项： 对于行、场同步信号的检查要特别注意其信号幅度的问题。
