创维5D20机芯原理与维修(七)
17、自刷新
自刷新是另外一种有效的刷新模式,当SGRAM被用于数据保持和低功耗时,自刷新是推荐的刷新模式,SGRAM禁止内部时钟和所有输入缓冲器(除CKE)。刷新寻址和时序内部地产生的目的是减小功耗,自刷新模式通过确认CS、RAS、CAS、CKE为低电平与WE为高电平实现,它始于所有槽空闲时。一旦自刷新模式开始,仅CKE状态处于低电平,所有其它输入(包括时钟)都将被忽略,以保持处于自刷新中。自刷新通过重启外部时钟,并确定CKE为高电平而退出。在标准工作期间,系统使用脉冲自动刷新,在退出自刷新的紧接着推荐使用2048个脉冲的自动刷新周期。
18、定义特殊功能(Define Special Function,DSF)
DSF控制SGRAM图形的应用,如果DSF被限制为低,SGRAM用作256×32×2的SDRAM,SDRAM通过适当的DSF命令可用作一个通用的存储器,通过设定DSF为高电平和配给命令(否则是标准SDRAM命令),所有的图形功能模式可被导入。
19、专用模式寄存器设定(Specical Mode Register Set(SMRS))
在SGRAM中,有两种专用的模式寄存器,一种是特色寄存器,另一种是掩膜寄存器,这些使用将在“WRITE PER BIT”和“BLOCK WRITE”部分说明。当A5和DSF变为高电平时,同时CS、RAS、CAS和WE变为低电平,装载掩膜寄存器(LMR)的处理被执行,掩膜寄存器被充满掩码。当A6和DSF变为高电平时,同时CS、RAS、CAS和WE变为低电平,装载特色寄存器(LCR)的处理被执行,特色寄存器被充满特色数据。如果A5和A6都是高电平(在SMRS),掩膜的数据和特色信号周期被要求,以完成在掩膜寄存器和特色寄存器中的写。LMR或LCR的下一时钟,一个新的命令被发出。SMRS(被与MRS比较)在DQ引脚处于空闲状态时,激活状态被激活。在写工作方式中,SMRS通过DQ引脚接收需要的数据,尽管可能引起总线等待。
20、写每位(Write per Bit)
写每位是一项选择掩码位数据写到设备的功能。掩码被存储在一个内部寄存器中,并被提供数据写的每一位(当使能)。槽激活命令与DSF为高电平一起被使能,写每位工作被存储在被SWCBR(Special Mode Register Set Command)访问过的掩码寄存器中。当一个掩码位等于1,一个写命令被执行且用于槽写的写每位已经被使能时,相关的数据位被写;当一个掩码位等于0,一个写命令被执行且用于槽写的写每位已经被使能时,相关的数据位不被改变。对于写每位工作,另外的时序条件不是必需的,写每位可以是单个写、脉冲写或块写,DQM掩膜对于写每位和non-WPB写是一样的。
21、块写(Block Write)
在RAM设备中,块写是一项提供单个存取周期期间连续不断的八列数据的同步写功能。在块写期间,被写的数据来自一个内部特色寄存器和DQ的I/O引脚(被用作独立列选择),将要被写的列的块被定位在八列分界处,并通过列地址(3个LSB被忽略)定义。写命令与DSF=1一起使能相关槽的块写;一个写命令和DSF=0使能相关槽的标准写。块宽是八列。特色寄存器与芯片的数据端口有同样的宽度,它通过一个SWCBR写(在那里数据存在于DQ引脚,并被送到内部的特色寄存器,特色寄存器通过DQ列选择、WPB掩膜(如果使能))和DQM字节掩膜提供掩膜的数据。列数据掩膜(像素掩膜)被提供在一个特别的列基数(用于每一字节数据);在一个块写命令期间,列掩膜在DQ引脚被驱动,DQ列掩膜功能是分段的(按每一个每一位为基数)。块写一直是非脉冲群的,它独立于模式寄存器中编程的脉冲保持时间,它可提供专用块写。如果槽激活命令被发送且DSF=1,那么写每位被使能,写每位特色寄存器数据的掩膜被使能;如果槽激活命令被发送且DSF=0,那么写每位被禁止。在特色写与标准写正好相同时,DQM掩膜提供独立数据字节的掩膜(除控制被扩展到连续八列的块写外)。
4.6 M32L1632512A引脚说明
标 识 | 名 称 | 说 明 |
CLK | 系 统 时 钟 | 激活于正的进行中的前沿,以采样所有输入 |
CS | 芯 片 选 择 | 通过掩膜或使能输入(CLK/CKE/DQM外)禁止或使能设备 |
CKE | 时 钟 使 能 | 掩膜系统时钟以冻结下一时钟周期的工作,CKE一定被使能至少一个时钟+tss优先于新命令,在standby模式中用于power down禁止输入缓冲器 |
A0—A9 | 地 址 | 行列地址被多路复用在相同引脚,RA0~RA9,CA0~CA7 |
A10(BA) | 槽选择地址 | 在行地址锁定期间,选择槽被激活,在列地址锁定期间,选择槽用于读/写 |
RAS | 行地址闸门 | 在CLK正的进行中的前沿,且RAS为低电平时,锁定列地址,使能行存取和预充电 |
CAS | 列地址闸门 | 在CLK正的进行中的前沿,且CAS为低电平时,锁定列地址,使能列存取 |
WE | 写 使 能 | 使能写工作和行预充电 |
DQMi | 数据输入/ 输出掩码 | 在时钟和掩膜输出信号之后,掩码数据输出Hi-2,tsHz在DQM激活时,块数据输入 |
DQi | 数据输入/输出 | 数据输入/输出在相同引脚被多路复用 |
DSF | 定义专用功能 | 使能写每位,块写和专用模式寄存器设定 |
VDD/VSS | 供 电 / 地 | 供电:+3.3V±0.3V/地 |
VDDQ/VSSQ | 输出供电/地 | 提供独立的电源/地到DQ,用于提高噪声免疫力 |
NC | 没 连 接 | |
4.7 TLC2932介绍
TLC2932是TEXAS INSTRUMENTS公司专门设计用于锁相环(PLL)系统的芯片,它由一个压控振荡器(VCO)和一个前沿触发型的相位频率检测器(PFD)两部分组成。VCO的振荡频率范围通过一个外接偏置电阻(RBIAS)设定,VCO 的输出级主要由一个两倍分频器和一个具有内部充电泵的高速相位频率检测器(它检测基准频率与外部计数器输入信号的频率之间的相位差)组成。VCO和PFD都有抑制功能,此功能可以用于power-down模式。TLC2932是一个高性能锁相环(PLL),这归因于它高速、稳定的振荡性能。
1、VCO压控振荡器模块框图
如图4-28所示,VCO压控振荡器模块包括偏置控制器、VCO压控振荡器、VCO输出电路、2倍分频器、多路复用器(MUX)组成。VCO压控振荡器的振荡频率和频率范围通过一个外接偏置电阻(连接在VDD与BIAS端之间)确定,此偏置电阻的阻值通常为3.3K(3V供电)或2.2K(5V供电)。TLC2932的SELECT端设定fosc(低电平)或1/2fosc(高电平)输出频率,其中,1/2fosc输出用于不稳定场合的最小VCO输出。VCO有一个外部控制的抑制功能,用于抑制VCO输出,在VCO抑制端加一个高电平,它会停止VCO振荡,并降低设备的功耗,在降低功耗模式期间,输出保持低电平。
2、频率相位检测器(PFD)模块框图
图4-29 频率相位检测器模块框图
如图4-29所示,频率相位检测器模块是一个具有内部充电泵的高速前沿触发的检测器,它由一个检测器和一个充电泵组成。PFD检测FIN-A和FIN-B两个输入信号频率之间的相位差,通常地,FIN-A输入基准信号,FIN-B输入外部计数器送给的信号。在INHIBIT端加一个高电平,它使PFD输出在高阻抗状态,PFD停止相位检测,它也能用于低功耗(power-down)模式。
3、TLC2932引脚功能图
TLC2932的引脚功能图示如下:
图4-30 TLC2932的引脚功能图
如图4-30所示,TLC2932由相位频率检测器和VCO压控振荡器两大部分电路组成,此两部分电路都可以通过相应的抑制控制脚进行功能抑制,以用于低功耗power-down模式。在5D20机芯中,DPTV-DX的20脚输出的基准信号、21脚输出的计数器的信号经过74LS05的缓冲放大,由TLC2932的4、5脚输入,经TLC2932的相位比较,控制VCO压控振荡器使振荡输出的信号的中心频率非常稳定。
4.8 TLC2932引脚说明
引脚 | 名 称 | I/O | 说 明 |
1 | LOGIC VDD | | 逻辑电路供电,此供电一定与VCO的供电分离,以减小交叉干扰 |
2 | SELECT | I | 输出频率选择。为高电平时,VCO输出频率被二分频;为低电平时,VCO分频输出 |
3 | VCO OUT | O | VCO输出。VCO抑制时,输出低电平 |
4 | FIN-A | I | 输入基准频率ƒ(FIN-B) |
5 | FIN-B | I | 输入用于VCO外接计数器输出频率ƒ(FIN-B),它通常由外部计数器提供 |
6 | PFD OUT | O | PFD输出。PFD抑制时,输出为高阻抗 |
7 | LOGIC-GND | | 内部逻辑地 |
8 | NC | | 内部没连接 |
9 | PFD INHIBIT | I | PFD抑制控制(高电平抑制) |
10 | VCO INHIBIT | I | VCO抑制控制(高电平)。抑制时,VCO输出低电平 |
11 | VCO GND | | VCO地 |
12 | VCO IN | I | VCO控制电压输入 |
13 | BIAS | I | 偏置供电,用于调整振荡频率 |
14 | VCO VDD | | VCO供电 |
4.9 DPTV-DX介绍(以下为英文翻译资料,供高级技术人员参考)
DPTV-DX是全球最早的视频数字处理电视解决方案芯片,它基于泰鼎公司的高级数字视频处理技术开发,融合了泰鼎公司在视频和2D、3D图形领域中多年不懈努力的成果。其中,典型电路或技术有:可编程的五行自适应梳状滤波器、一个PAL/NTSC制解码器、14D画质增强算法、全息方式变换系数、画中画(POP)显示、可编程的小画面放大功能、逐行扫描和自适应运动检测一体化功能等,另外,还专门设计了外部CPU和DDP接口,以保证有最大的系统设计弹性。
1、DPTV-DX特别功能
隔行和逐行扫描刷新
60Hz~100Hz隔行扫描
60Hz~75Hz逐行扫描
自适应动态检测隔行变逐行
改善整个图像的透亮度和清晰度
通过加倍这些区域的解像度去增强图像的非运动部分
通过利用泰鼎公司的专利隔行变逐行技术实现
VBI/Closed Caption和OSD
VBI是一项新电视广播标准,用于在场消隐期间通过TV广播信号传送非视频数据
Close-Captioned信息是利用场消隐传输时间传送的非视频数据
OSD:主CPU实现基于文本的OSD或可选的OSD CPU实现基于图形的OSD
14D动态画质增强
动态亮度瞬时改善(DLTI)
动态色度瞬时改善(DCTI)
动态扫描速度调制(DSVM)
动态数字梳状滤波器(DDCF)
动态自适应检测隔行变逐行和运动图像补偿(DASDD)
动态瞬时帧滤波降噪(DTFNR)
动态伽玛(Gamma)校正控制(DGC)
动态黑电平扩展(DBLX)
动态亮度对比度调整(DBCA)
动态自适应平滑滤波(DASF)
动态帧/扫描速率转换(DFSRC)
动态白峰限制(DWPLR)
动态肤色校正(DRTC)
动态数字SVGA加强显示(DDSO)
带可编程五行自适应梳状滤波的TV解码器
适用于PAL、NTSC、SECAM制式
梳状滤波器可以编程为0、3、5行,以适应所有可能的环境
高级图像处理
高级的线性和非线性全息缩放。这些高级的缩放算法被应用在不同的显示模式中,以获得最大的视觉感受
可编程的缩放观看。提供部分静止画面和实况广播观看,以达到最佳观看效果,它采用DPTV-DX的PIP和OSD功能中可选的技术
Alpha blending(Alpha混合)和overlay。现实世界由透明、半透明和不透明的物体组成,一个经过Alpha混合处理的画面将有更高的透亮度和清晰度,这将使前景和背景的彩色会有更自然的视觉感受
Gamma校正。使用动态画质增强技术,DPTV-DX可以自动地调整色彩、饱和度、亮度、对比度以达到最佳效果
屏幕显示模式
画中画(PIP)。有16种不同的彩色效果能获得最佳的视觉体验。画中画窗口可复原到适合于本人的视觉偏爱/嗜好
画外画(POP)、多画面、影院1和影院2是一些通过DPTV-DX高级结构提供双编程屏幕的窗体。对于多画面浏览,屏幕可被分为4或9个小屏幕画面
全息浏览最适于16:9的屏幕(也适于4:3的屏幕),它通过缩小画面以适于屏幕宽度,其它大小的窗体也可能使用
输入/输出
一个直接的和一个第二(通过外接TV解码)TV调谐视频信号输入
交替(共享输入)SVGA/MPEG-2数字视频输入
分量输入,复合输入,S端子视频输入
2、DPTV-DX原理概述
DPTV-DX功能模块框图如下:
图4-31 DPTV-DX功能模块框图
如图4-31所示,复合视频信号、S端子视频信号、DVD分量信号送到带自适应梳状滤波器的PAL/NTSC制式电视解码器,其中,输入的信号首先要经过多路开关的切换,送到具有自动增益控制的放大器进行放大,避免频谱混叠,然后送到A/D变换电路,将模拟信号变成数字信号,数字信号经过自适应梳状滤波器的处理,得到数字亮度和色度信号,数字亮度和色度信号送到解码器内进行解码,解码的信号送到帧缓冲器进行频率变换,频率变换的信号送到缩放和14D画质增强电路进行处理,其中,14D画质增强电路仅在逐行状态下起作用,经过缩放和画质增强的信号送到后级电路进行自动彩色调整等处理,调整的信号经过Gamma校正,送到数模变换电路进行数模变换,于是数字信号变成模拟信号,模拟信号送到后级电路进行再处理;画中画信号、数字的YUV信号和VGA信号则送到俘获端口,直接进行频率变换,然后送到帧缓冲器中,其它信号处理与前面的一样,实际上,创维5D20机芯送到DPTV-DX的本机信号是由VPX3226E送来的数字RGB信号;VM调制信号是通过一个数字检测电路去检测通过画质增强电路处理的信号,将信号中的突变部分取出,然后进行微分处理,得到VM调制信号输出;数模转换电路(DAC)和时钟合成器采用模拟电路实现;OSD模块具有图形OSD功能,它对每一个像素点进行描述,因此可以构造出丰富多彩的图形及字体,它用4字节描述RGB,1字节描述Alpha,可构造闪烁效果和16种透明效果,RGB共有512种色组合,它采用了16色调色板,使同一画面同时可出现16色;画中画模块通过软件编程实现,可以显示4~9个小画面。
3、PAL/NTSC制式TV解码器
集成的PAL/NTSC制式TV解码器能接受模拟的全电视信号,并将模拟的全电视信号转换成数字格式的信号。PAL/NTSC制式TV解码器模块图如下:
图4-32 PAL/NTSC制式TV解码器模块框图
如图4-32所示,输入到解码器的模拟电视信号可以是复合的视频、S端子视频和分量格式的信号,两组内置模拟开关可以被编程,以选择不同的输入信号格式,选择的模拟电视信号被送到具有自动增益控制的放大器进行放大,以防止频谱混叠,放大的信号经过10bit的A/D变换电路进行A/D变换,模拟信号变成数字信号。A/D变换抽样的输入可以是PAL、NTSC、SECAM和所有扩展模式的信号,单一输入可以是Macrovision的信号,它会被检测补偿。没有解码的信号送到可编程的3~5行梳状滤波器,以保证在亮度信号Y和
彩色信号C分离期间垂直彩色信号的解像度。
4、俘获端口
俘获模块主要用于从SVGA/PIP或模拟前端接受和预处理输入信号,它由主画面和画中画模块组成。俘获模块框图如下:
图4-33 俘获模块框图
如图4-33所示,主画面模块通过模拟前端(AFE)接受模拟信号,接受的模拟信号经过A/D变换变成数字信号,然后经过一个具有可编程梳状滤波(它可被编程为0、3、4、5行滤波)的电视解码器的解码,解码的信号被管道传送通过一个计数器(频率倍减器),以提供选择的显示模式确定的优先格式。画中画模块接收一个数字信号,并提供与主画面模块相似的优先格式,它没有梳状滤波器/电视解码器,只有一个简单的降噪电路。
5、画面显示
画面显示模块主要用于逐行扫描模式下的动态画质增强,其模块框图如下:
图4-34 画面显示模块框图
如图4-34所示,自适应动态检测隔行变逐行电路是一个具有14D画质增强的电路,此功能仅在逐行模式中用于图像的显示,在其它场合,信号直接通过计数器。在典型逐行扫描显示中,视频场可被分成偶数/顶场、奇数/底场;有两个逐行扫描显示模式可供选择用于加强画面的清晰度,即Bob和Waive模式,其中,Waive用于静止(包括文本)部分的画面,Bob模式用于运动部分不太好的画面。DPTV-DX使用基于自适应运动检测专利算法(利用像素)以在同一画面中实现Bob和Waive模式。
6、OSD
OSD的功能是用于显示字符画面,OSD显示模块原理框图如下:
如图4-35所示,此模块主要用于字符画面的显示。普通电视的字符是12×18点阵的文本格式,32~256个,满屏12行24列,有单色、4色、8色和16色;DPTV-DX具有图形OSD功能,它对每一像素点进行描述,因此可以构造出丰富多彩的图形及字体。
DPTV-DX用4字节描述RGB,1字节描述Alpha,可构造闪烁效果和16种透明效果,RGB共512种色组合,其中还采用了16色调色板,使同一画面同时可出现16色。OSD提供16级视频画面的混合,CPU 可以写OSD数据到OSD存储器,并可在帧缓冲器中随时被定位。当帧缓冲器的一个区域被分配用作显示时,CPU可以写新OSD 数据到帧缓冲器的其它区域,用于将来的显示;CPU也能选择哪一个OSD区域用作当前的显示。在屏幕中,所有OSD数据将被作为帧缓冲器的一块,它是矩形状的,并通过四个寄存器确定,这些寄存器描述OSD 块在屏幕上行场的起始和结束位置,一个OSD 块由4bits/像素的OSD像素位图组成,一共有16种彩色用于OSD 显示。
芯片中,有一个16×29bits的查找表,每24bits的OSD检索相当于一个29bits彩色属性,其中,24bits用于RGB真彩数据,1bit用于消隐功能(它使能/禁止彩色消隐,消隐频率受控于一个寄存器),4bits作为一个决定16种透明度等级的当前OSD彩色和背景的混合系数。OSD在屏幕上的区域可以在水平和垂直方面各自地放大或缩小,缩放的等级由两个寄存器控制。OSD提供单缓冲和双缓冲两个更新OSD存储器的基本方式。在单缓冲方式中,OSD显示在CPU写新OSD数据前一定要被禁止;在双缓冲方式中,OSD显示在CPU更新OSD数据前不需要被禁止。帧缓冲器可被划分成两等分大小,一部分用于显示,另一部分用于更新。
在一个显示窗口中,OSD的内容在屏幕上可以上卷或下卷,其卷速也是可调整的。OSD的背景通过一个控制寄存器位可选,可以显示OSD内容在正常的视频上或掩膜的视频上。OSD提供模拟共用存储区用于存储外部视频或SVGA信号。其中,有像素级和块级两种OSD外部共用存储区方式,它们通过一个寄存器位控制。
另外,OSD也提供隔行和逐行显示。
7、双时钟合成器
在DPTV-DX中有两个时钟合成器,主时钟专用于显示存储器(MCLK),它的最大时钟速率为100MHz,第二个时钟是像素时钟(PCLK),它的速率为100MHz,这两个时钟都是可编程的。数模转换电路(DAC)和双时钟合成器采用模拟电路实现,两部分功能电路的供电一定要由一个绝缘的外部+3.3V和接地分别地供给。对于此接口,外部仅有的连接有IRSET、一个调整DAC电流的电阻和COMP。两个时钟合成器需要经过MLT和VLT低通滤波。本芯片工作的基准时钟信号可以是一个外接14.318MHz的TTL兼容的信号(在XTL1输入),也可以是一个14.318MHz晶振信号,在DPTV-DX标准工作方式中,双时钟合成器产生MCLK和PCLK,此两时钟可以通过寄存器第5页的地址20~23(其系数分别为N、M、K)编程产生一个频率,它可以依据公式计算如下:
Frequacy = OSC ×( N + 8)/ [( M + 2 )× 2K ]
其中
K=0~3,M=0~63,N=0~25,3.49<N+8/N+2<9.78,在有干扰的环境中,M一定要小于31。
4.10 DPTV-DX引脚功能
I=Digital Input O=Digital Output Ax=Analog Pin
PWR=Power(Input) GND=Ground(Input) Tx=Pin has Tri-state characteristics
CPU主接口引脚功能
引 脚 | 标 识 | 类型 | 功 能 |
4 | ADDRSEL | I | I2C地址选择引脚。0=7C,1=7E |
5 | RESET# | I | 系统复位。一定要连到CPU复位输出 |
6 | PS | I | 外部CPU存取使能端 |
165~172 | AD[7:0] | I/O | 多路复用的地址和数据线 |
173 | VSS | I | 数 字 地 |
174 | VDD | I | 数 字 电 源 |
175 | ALE | I | 地址寄存器使能端 |
176 | WR# | I | CPU 写 |
177 | RD# | I | CPU 读 |
178 | SD | I/O | I2C 数 据 线 |
179 | SC | I | I2C 时 钟 线 |
180 | INT | I/O | 中 断 |
显示接口(DAC&DDP)引脚功能
引 脚 | 标 识 | 类型 | 功 能 |
25、30、33 | AVSS | AI | 模 拟 地 |
26 | VM | AO | 用于VM控制的DAC |
27 | R | AO | DAC红信号 |
28 | G | AO | DAC绿信号 |
29 | B | AO | DAC蓝信号 |
31 | IRSET | AI | 用于DAC电流源的偏置 |
32 | AVDD | AI | 模 拟 供 电 |
34 | HSYNC | TO | 用于DDP的行同步信号 |
35 | VSYNC | TO | 用于DDP的场同步信号 |
36 | HFLB | I/O | 用于保护的行逆程脉冲输入 |
37 | VPROT | I/O | 场保护/箝位 |
模拟支持接口引脚功能
引 脚 | 标 识 | 类型 | 功 能 |
157 | AVDD1 | AI | 用于记忆存储器时钟的模拟供电 |
158 | MLF | AI | 用于记忆存储器时钟PLL的低通滤波节点 |
159 | AVSS1 | AI | 用于记忆存储器时钟的模拟地 |
160 | AVSS2 | AI | 用于视频时钟的模拟地 |
161 | VLF | AI | 用于视频时钟PLL的低通滤波节点 |
162 | AVDD2 | AI | 用于视频时钟的模拟供电 |
163 | XTLI | AI | 用于时钟合成的晶振输入 |
164 | XTLO | AI/O | 用于时钟合成的晶振输出 |
模拟输入接口(ADC)引脚功能
引 脚 | 标 识 | 类型 | 功 能 |
181、190、194、199、205 | AVDDA | AI | 模 拟 供 电 |
182、191、195、200、206 | AVSSA | AI | 模 拟 地 |
183 | CVBS1 | AI | 用于ADC的复合视频1输入 |
184 | CVBS2 | AI | 用于ADC的复合视频2输入 |
185 | CVBS3 | AI | 用于ADC的复合视频3/S端子的Y输入 |
186 | CVBS4 | AI | 用于ADC的复合视频4/分量的Y输入 |
188 | CVBS_OUT1 | AI/O | CVBS/Luma输出基准电流 |
189 | CVBS_OUT2 | AI/O | CVBS/Chroma输出基准电流 |
192 | VDD_ADC | I | 模 拟 供 电 |
193 | VSS | I | 模 拟 地 |
196 | C | AI | 用于ADC的S端子视频的C输入 |
197 | Cr | AI | 用于ADC的分量的Cr输入 |
207 | Cb | AI | 用于ADC的分量的Cb输入 |
201 | RB1 | AI | 用于复合/Luma10bitA/D的顶电压基准 |
202 | RT1 | AI | 用于复合/Luma10bitA/D的底电压基准 |
203 | RT2 | AI | 用于复合/Chroma10bitA/D的顶电压基准 |
204 | RB2 | AI | 用于复合/Chroma10bitA/D的底电压基准 |
俘获接口(TV&RGB)的引脚功能
引 脚 | 标 识 | 类型 | 功 能 |
1 | V5SF | I | 5V基准容差电压 |
2 | TEST | I | 保留的测试引脚 |
3 | INT2/TESTPCLK | I/O | 第二CPU中断 |
7~14 | CAPD[], R[2:0],G[1:0], B[2:0] | I/O | RGB低位俘获 |
15~22 | CAPD[15:8],G[4:2],B[7:3]/ CAPPIPD[7:0] | I/O | RGB高位或副画面电视俘获 |
23 | VDD | I | 数 字 供 电 |
24 | VSS | I | 数 字 地 |
38 | CLKPIP | I/O | 用于副画面的电视时钟 |
39 | HSYNCPIP | I/O | 用于副画面的电视行同步或HDE |
40 | VSYNCPIP | I/O | 用于副画面的电视场同步或VDE |
41 | CLKRGB | I/O | RGB俘获时钟 |
42 | HSYNCMP/ HSYNCRGB | I/O | RGB俘获行同步或HDE |
43 | VSYNCMP/ VSYNCRGB | I/O | RGB俘获场同步或VDE |
44~51 | CAPD[7:0] R[7:3],G[7:5] | I/O | RGB高位俘获 |
帧缓冲器记忆存储接口
引 脚 | 标 识 | 类型 | 功 能 |
52、66、80、94、110、125、140、156 | VDD | I | 数 字 供 电 |
53、67、81、95、111、126、141、155 | VSS | I | 数 字 地 |
54~65、68~79、 82~89、119~124、127~139、142~154 | MD[63:0] | TO | 64bit帧缓冲记忆存储数据 |
96 | MCLK | TO | SGRAM/SDRAM时钟信号 |
97 | CS0# | TO | 用于第二个SGRAM/SDRAM的片选1 |
98 | CS1# | TO | 用于第一个SGRAM/SDRAM的片选0 |
99 | RAS# | TO | RAS# 信 号 |
100 | CAS# | TO | CAS# 信 号 |
101 | WE# | TO | 写使能信号 |
102~109、112、113 | MA[9:0] | O | 用于2/4/8MB帧缓冲记忆存储器地址 |
114 | BA | I/O | 用于SGRAM/SDRAM的槽地址选择 |
用于设置时钟频率的位数据格式列表如下:
MSB | LSB | ||||||||||||||
D7 | D6 | D5 | D4 | D3 | D2 | D1 | D0 | D7 | D6 | D5 | D4 | D3 | D2 | D1 | D0 |
K1 | K0 | M5 | M4 | M3 | M2 | M1 | M0 | N7 | N6 | N5 | N4 | N3 | N2 | N1 | N0 |
其中
N的有效值是:0~7,9~15,18~23,27~31,36~39,45~47,54~55,63
D7~D0=来自I2C总线或CPU数据总线输入
K1~K0=输出频率大小
M5~M0=输入分频器的基准频率
N7~N0=VCO频率分频
