问答题:回顾一下关于DDR的PCB设计有哪些要遵循的规则

答题 | 当DDR端接电阻放第一个颗粒

通过这个案例，大家能回顾一下关于DDR的PCB设计有哪些要遵循的规则吗？

DDR的设计在业界一直是一个重点和难点，几乎80%的板子都带有DDR模块，而且速率和容量在近年来迅猛的发展，我们又不得不提到这一两年的一大DDR发展的亮点，人工智能领域，它以大数据和大运算能力著称，对DDR的设计提出了非常高的要求。我们高速先生到现在为止承接了国内外非常多的这个领域公司的项目，因此对DDR的设计和仿真都提升了一个新的高度，所以也乐于和他们分享关于DDR设计的事项。

关于DDR的一些设计规则，从大的方面，高速先生认为主要有以下几点：

拓扑：根据每个通道DDR颗粒数量去定应该使用的拓扑，主要包括和T拓扑，FLY-BY拓扑和T+FLY-BY拓扑三种；

阻抗控制：同样也是根据DDR颗粒的数量来控制分支和主干道的阻抗的配置关系，考虑是否需要容性负载补偿，需要多强的补偿；

端接电阻：无论是串阻还是末端并联电阻的阻值选择也是颗粒的数量有关系，我们大多数人都知道端接是为了消除反射，其实从另外一个角度看也是一种容性负载补偿的方法；

芯片能力：这一块可能作为PCB设计工程师是基本不去关注的，但是对于硬件工程师和我们SI工程师来说，其实是一个有很大改善空间的地方，紧接着DDR的速率和容量攀升之后，很多时候你需要调节很细致的驱动和接收参数才能跑通DDR，也就是说芯片的能力其实对DDR通道有很大的影响，有的比较单一配置能力的芯片就会遇到麻烦，这个时候你的通道必须发费更多的功夫去优化以减轻芯片的压力；

电源设计：这一块也是一个重点，涉及到DDR模块的几个电源其实都应该满足应有的压降和纹波，才能辅助DDR信号的成功。

当然每一项展开的话都是由不少的关注点，从细节方面来说就是长篇大论了，篇幅关系就先到这里哈，顺便扔下一句：如果各位遇到一些DDR的问题都可以找高速先生哈，我们一定力争解决你们的每一个问题。

数据 （DQ,DQS,DQM）：组内等长，误差控制在20MIL以内，组间不需要考虑等长；地址、控制、时钟信号：地址、控制信号以时钟作参考，误差控制在100MIL以内，Address、Control与CLK归为一组，需要严格控制CLK与Address/Command、Control之间的时序关系，确保DDR颗粒能够获得足够的建立和保持时间。

同组：DDR4分为两大组，数据组和地址控制组。每一组信号原理上已经做了对应编码，设计上就必须把他们放在一起，适用同样的规则。

同进同出：要求每一组信号线在PCB走线时，必须共同进退，同时换层。

同层：要求每一组信号线必须参考同一层，提供高频回流参考平面，尽量同一层走线，即便是换层，也要换在一层而走线的层必须共同参考同一平面。

@ 杆

首先要注意拓扑结勾，确定走T型还是fly-by结构，另外等长及串扰要注意，比如DQ、DQS要同组同层，做等长控制。地址、控制信号线尽量同组同层。差分走线要紧耦合，和其他信号保持3W间距，并且做阻抗控制。其他信号线做单端阻抗控制。端接方式要选择正确

@ mood

评分：3分

1,看layout guild，看demo板，完成layout后给供应商检查一下；2,注意阻抗匹配，端接位置，不跨平面分割，同组信号尽量走同层

@ 欧阳